KR20220139363A - 위상 고정 루프의 고정 검출 방법, 위상 고정 루프 및 그 주파수 고정 검출 컨트롤러 - Google Patents
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Abstract
본 발명은 위상 고정 루프의 통전이 불안정한 과정에서 내부 로직 이상 문제를 해결할 수 있고 구조가 간단하고 디자인 레이아웃 면적이 작은 위상 고정 루프의 고정 검출 방법, 위상 고정 루프 및 그 주파수 고정 검출 컨트롤러를 제공한다. 상기 고정 검출 방법은, 위상 고정 루프의 내장 전압 조절기가 안정될 때까지 위상 고정 루프의 주파수에 대해 1차 고정을 수행하고, 1차 고정 프로세스에서 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구는 없는 단계; 위상 고정 루프의 내장 전압 조절기가 안정된 후, 위상 고정 루프의 각 출력 주파수 분배기가 작업을 시작하여 위상 고정 루프에 대해 2차 고정 프로세스를 수행하여, 위상 정렬 조정 및 듀티비 합성을 포함하는 복잡한 기능을 수행하되, 이때 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭에는 글리치가 없고 전원 전압이 안정적인 단계; 마지막으로 위상 고정 루프의 고정 검출 회로의 출력 신호를 위상 고정 루프의 고정 지시 신호로 하여 출력하는 단계를 포함한다.
Description
본 발명은 위상 고정 루프에 관한 것이고, 특히 위상 고정 루프의 고정 검출 방법, 위상 고정 루프 및 그 주파수 고정 검출 컨트롤러에 관한 것이다.
위상 고정 루프(PLL: Phase Locked Loop) 회로는 널리 사용되는 회로 시스템이며, 특히 VLSI(초 대규모 집적회로, Very Large Scale Integration) 시스템과 같은 FPGA(필드 프로그래머블 게이트 어레이, Field Programmable Gate Array)에는 필수적이다. 위상 고정 루프는 FPGA가 클럭 자원을 제공하는 핵심 시스템으로 클럭 주파수 합성, 클럭 스큐(skew) 감소 및 위상 조정 등 기능을 실현할 수 있다.
위상 고정 루프의 피드백 클럭 주파수 및 입력 기준 주파수가 미리 설정된 오차 범위 내에 있을 때 주파수 고정이 실현된다. 내부에 저드롭아웃 선형 레귤레이터(Low Dropout Regulator, LDO)를 포함하는 위상 고정 루프의 경우 전체 시스템의 전력 소비를 줄이기 위해 저전력 소비 모드를 지원해야 하며, 즉 LDO를 꺼야 한다. 위상 고정 루프를 다시 턴온할 때 LDO는 안정화 시간이 필요한데, 이로 인해 위상 고정 루프의 내부 로직 이상이 발생하는 경우가 많아(예컨대 여러 주파수 분배기 간에 위상 정렬이 필요함) 위상 고정 루프는 정상적으로 주파수 고정이 가능하지만 출력 클럭 속성(특히 클럭 간의 위상 관계)과 설정에 차이가 있게 된다.
위상 고정 루프의 통전이 불안정한 과정에서 위상 고정 루프의 리셋 신호가 너무 일찍 해제되면 디지털 회로의 위상 결합(Phase Align) 등 면에서 문제가 발생한다. 도 1에 도시된 바와 같이, 종래의 설계 방법은 위상 고정 루프의 로직 제어 신호(예를 들어 인에이블 신호 또는 리셋 신호) 경로에 지연 셀(DELAY CELL)을 추가하여, 즉 LDO의 턴온으로부터 안정되기까지 이 시간 동안 위상 고정 루프의 내부 로직이 작동하지 않도록 한다. LDO의 안정화 시간이 상이한 공정, 전압 및 온도 조건에서 차이가 있다는 점을 고려하여, 이러한 지연 셀의 설계는 아주 큰 마진을 미리 확보하도록 설계해야 하고 단일 지연 셀의 설계도 큰 레이아웃 면적을 차지해야 한다.
본 발명의 실시예는 위상 고정 루프의 통전이 불안정한 과정에서 내부 로직 이상 문제를 해결할 수 있고 구조가 간단하고 디자인 레이아웃 면적이 작은 위상 고정 루프의 고정 검출 방법, 위상 고정 루프 및 그 주파수 고정 검출 컨트롤러를 제공한다.
제1 양태에 따르면, 본 발명은 위상 고정 루프의 고정 검출 방법을 제공하고, 상기 방법은,
1차 고정 프로세스: 상기 위상 고정 루프의 내장 전압 조절기가 안정될 때까지 상기 위상 고정 루프의 주파수에 대해 1차 고정을 수행하고, 상기 1차 고정 프로세스에서 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구는 없는 단계;
2차 고정 프로세스: 상기 위상 고정 루프의 내장 전압 조절기가 안정된 후, 상기 위상 고정 루프에 대해 2차 고정 프로세스를 수행하여, 위상 정렬 조정 및 듀티비 합성을 포함하는 복잡한 기능을 수행하되, 이때 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭에는 글리치가 없고 전원 전압이 안정적인 단계;
마지막으로 상기 위상 고정 루프의 고정 검출 회로의 출력 신호를 상기 위상 고정 루프의 고정 지시 신호로 하여 출력하는 단계를 포함한다.
선택적으로, 상기 위상 고정 루프 내장 전압 조절기가 턴온되고 출력 전압이 상기 위상 고정 루프의 위상 고정 루프가 작동을 시작할 수 있는 기설정 임계값에 도달할 경우, 상기 1차 고정 프로세스를 개시하여 상기 위상 고정 루프의 주파수에 대해 고정을 수행하기 시작한다.
선택적으로, 상기 1차 고정 프로세스에서, 단순 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 주파수 분배된 피드백 신호를 상기 위상 고정 루프의 위상 주파수 검출기에 입력하며, 상기 단순 주파수 분배기는 주파수 분배 기능만 완료하는 주파수 분배기이다.
선택적으로, 상기 1차 고정 프로세스가 종료된 경우, 하나의 리셋 제어 신호를 발생하여, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제하고, 동시에 하나의 선택 제어 신호를 발생하여 단순 주파수 분배기와 상기 위상 고정 루프의 실제 피드백 주파수 분배기 사이의 작업 전환을 완료하며, 피드백 신호가 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 클럭 주파수 분배를 완료하고 상기 위상 고정 루프의 위상 주파수 검출기에 입력되도록 한다.
선택적으로, 1차 주파수 고정이 완료된 후, 주파수 고정 검출 회로의 출력 신호를 검출하는 단계; 주파수 고정 검출 회로의 출력 신호가 하이로 당겨진 것이 검출된 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로를 리셋하는 단계를 더 포함한다.
선택적으로, 상기 2차 고정 프로세스에서, 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 상기 위상 고정 루프의 위상 주파수 검출기에 입력한다.
제2 양태에 따르면, 본 발명은 위상 고정 루프를 제공하며, 상기 위상 고정 루프는 실제 피드백 주파수 분배기 및 주파수 고정 검출 회로를 포함하고, 주파수 고정 검출 컨트롤러, 단순 주파수 분배기 및 멀티플렉서를 더 포함하며, 상기 단순 주파수 분배기는 주파수 분배 기능만 완료하는 주파수 분배기이다.
상기 주파수 고정 검출 컨트롤러는 상기 주파수 고정 검출 회로의 출력 신호 상태에 따라 상응한 제어 신호를 발생하여, 상기 주파수 고정 검출 회로, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 상기 단순 주파수 분배기의 작업 상태를 제어하고;
상기 단순 주파수 분배기는 상기 주파수 고정 검출 컨트롤러의 제어하에 1차 고정 프로세스에서 피드백 신호에 대해 클럭 주파수 분배를 수행하며;
상기 멀티플렉서의 제1 입력단은 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력단에 연결되고, 상기 멀티플렉서의 제2 입력단은 상기 단순 주파수 분배기의 출력단에 연결되며, 상기 멀티플렉서의 제어단은 상기 주파수 고정 검출 컨트롤러의 피드백 입력단에 연결되고, 상기 멀티플렉서의 출력단은 상기 위상 고정 루프의 위상 주파수 검출기에 연결되며, 상기 멀티플렉서는 상기 주파수 고정 검출 컨트롤러의 제어하에, 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력 신호 및 상기 단순 주파수 분배기의 출력 신호 중 하나를 피드백 신호로 선택하여 상기 위상 주파수 검출기에 출력한다.
상기 주파수 고정 검출 컨트롤러는 또한 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기에 연결되고, 상기 주파수 고정 검출 컨트롤러는 또한 단순 주파수 분배기에 의해 상기 위상 고정 루프의 주파수에 대해 1차 고정이 완료된 후, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호를 생성한다.
제2 양태에 따르면, 본 발명은 주파수 고정 검출 컨트롤러를 제공하고, 이는 메모리; 및 상기 메모리에 커플링된 프로세서를 포함하고, 상기 프로세서는 상기 메모리에 저장된 명령을 기반으로, 상술한 임의의 주파수 고정 검출 방법을 수행한다.
구체적으로, 상기 주파수 고정 검출 컨트롤러는 제1 트리거, AND 게이트, 제2 트리거, 제3 트리거 및 카운터 모듈을 포함하고,
상기 제1 트리거의 트리거단은 상기 위상 고정 루프의 입력 신호를 수신하고, 출력단은 제1 인버터를 통해 상기 제1 트리거의 입력단에 연결되며, 상기 제1 트리거는 상기 위상 고정 루프의 입력 신호의 하강 에지에서 트리거되고, 상기 제1 트리거는 상기 멀티플렉서를 제어하기 위한 선택 제어 신호를 출력하며;
상기 AND 게이트의 제1 입력단은 상기 제1 트리거 출력단에 연결되고, 제2 출력단은 상기 위상 고정 루프의 입력 신호를 수신하며, 출력단은 상기 위상 고정 루프의 고정 지시 신호를 출력하고;
상기 제2 트리거의 트리거단은 상기 제1 트리거 출력단에 연결되고, 입력단은 전원 전압의 고전위를 수신하며, 상기 제2 트리거는 상기 제1 트리거에 의해 출력된 상기 선택 제어 신호의 상승 에지에서 트리거되고, 상기 제2 트리거는 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호를 출력하며;
상기 제3 트리거의 입력단은 상기 제1 트리거 출력단에 연결되고, 트리거단은 피드백 클럭 신호를 입력하며, 상기 제2 트리거는 상기 피드백 클럭 신호의 상승 에지에서 트리거되고, 상기 제2 트리거 출력단은 제2 인버터를 통해 계수 모듈의 리셋단에 연결되며;
상기 카운터 모듈의 입력 클럭단은 상기 피드백 클럭 신호를 수신하고, 인에이블단은 상기 위상 고정 루프의 입력 신호를 수신하며, 상기 계수 모듈은 시간 카운팅에 사용되고, 주파수 고정 검출 회로의 출력 신호가 하이로 당겨진 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로에 신호를 출력하여 상기 주파수 고정 검출 회로를 리셋한다.
본 발명에서 제공되는 위상 고정 루프의 고정 검출 방법, 위상 고정 루프 및 그 주파수 고정 검출 컨트롤러는 2번의 위상 고정 루프 고정 기술을 채택하여, 1차 위상 고정 루프 고정은 순전히 위상 고정 루프의 주파수 고정을 위한 것으로 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구가 없고; 1차 주파수 고정 후, 하나의 내부 플래그(flag) 신호를 발생하여 모든 디지털 주파수 분배기(divider)를 재리셋하여 위상 정렬(phase align) 조정을 수행하며, 이때 위상 고정 루프의 전압 제어 발진기 출력 클럭은 정상이고(글리치 없음) 전원 전압은 안정적이며, 디지털 회로 설계에 필요한 위상 결합(phase bonding) 기능에 대해 위험이 거의 없으며, 이때 고정 검출 회로에 의해 검출된 출력 신호를 위상 고정 루프의 고정 지시 신호로 하여 출력한다. 본 발명에서 제공되는 과제 해결 수단은 회로 로직 기능의 정확성을 보장하고 로직이 간단하고 신뢰도가 높으며 차지하는 면적이 작다.
도 1은 종래의 위상 고정 루프 시스템의 블록도이다.
도 2는 본 발명의 실시예에서 제공되는 위상 고정 루프의 고정 검출 방법의 흐름도이다.
도 3은 본 발명의 실시예에서 제공되는 위상 고정 루프의 구조 모식도이다.
도 4는 본 발명의 실시예에서 제공되는 주파수 고정 검출 컨트롤러의 구조 모식도이다.
도 5는 본 발명의 실시예에서 제공되는 위상 고정 루프의 고정 프로세스의 시퀀스 다이어그램이다.
도 2는 본 발명의 실시예에서 제공되는 위상 고정 루프의 고정 검출 방법의 흐름도이다.
도 3은 본 발명의 실시예에서 제공되는 위상 고정 루프의 구조 모식도이다.
도 4는 본 발명의 실시예에서 제공되는 주파수 고정 검출 컨트롤러의 구조 모식도이다.
도 5는 본 발명의 실시예에서 제공되는 위상 고정 루프의 고정 프로세스의 시퀀스 다이어그램이다.
본 발명의 실시예의 목적, 과제 해결 수단 및 장점이 더 명확해지도록, 아래에서 본 발명의 실시예의 첨부된 도면을 참조하여 본 발명의 실시예에 있어서의 과제 해결 수단을 명확하고 완전하게 설명한다. 여기에서 설명된 실시예는 본 발명의 실시예의 일부일 뿐이고, 전부 실시예는 아님은 자명하다. 본 발명의 실시예에 기초하여, 당업자가 창의적인 노력 없이 획득한 다른 모든 실시예는 본 발명의 보호 범위에 속할 것이다.
본 발명의 실시예는 위상 고정 루프의 고정 검출 방법을 제공하고, 도 2에 도시된 바와 같이 상기 고정 검출 방법은 다음과 같은 단계를 포함한다.
단계 101(1차 고정 프로세스): 상기 위상 고정 루프의 내장 전압 조절기가 안정될 때까지 상기 위상 고정 루프의 주파수에 대해 1차 고정을 수행하고, 상기 1차 고정 프로세스에서 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구는 없다. 여기서, 상기 위상 고정 루프의 내장 전압 조절기가 안정된다는 것은 상기 위상 고정 루프의 내장 전압 조절기가 안정되거나 거의 안정되었다는 것을 의미하며, 그렇지 않으면 위상 고정 루프의 고정 신호(LOCK 신호)가 하이(high)로 당겨지지 않는다.
위상 고정 루프의 1차 내부 LOCKIN 신호가 하이로 당겨지기만 하면, 기본적으로 위상 고정 루프 전원이 거의 안정되거나 이미 안정되었다고 판단할 수 있다.
단계 102(2차 고정 프로세스): 상기 위상 고정 루프의 내장 전압 조절기가 안정된 후, 상기 위상 고정 루프에 대해 2차 고정 프로세스를 수행하여, 위상 정렬 조정 및 듀티비 합성을 포함하는 복잡한 기능을 수행하되, 이때 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭에는 글리치가 없고 전원 전압이 안정적이다.
단계 103: 마지막으로 상기 위상 고정 루프의 고정 검출 회로의 출력 신호를 상기 위상 고정 루프의 고정 지시 신호로 하여 출력한다.
본 실시예의 위상 고정 루프의 고정 검출 방법은 2번의 주파수 고정 기술을 채택하여, 1차 주파수 고정 프로세스는 내장 전압 조절기가 안정되기를 대기하는 것으로 1차 주파수 고정 시 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구가 없고; 2차 주파수 고정 프로세스는 상기 위상 고정 루프의 각 출력 주파수 분배기 사이의 위상 정렬 조정을 수행하는 것으로, 이때 위상 고정 루프의 전압 제어 발진기 출력 클럭은 정상이고 전원 전압은 안정적이며, 디지털 회로 설계에 필요한 위상 결합(phase bonding) 기능에 대해 위험이 거의 없다. 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭이 정상이고 전원 전압이 안정된 후, 상기 위상 고정 루프의 고정 검출 회로의 출력 신호를 상기 위상 고정 루프의 고정 지시 신호로 하여 출력한다.
선택적으로, 상기 위상 고정 루프 내장 전압 조절기가 턴온되고 출력 전압이 상기 위상 고정 루프의 위상 고정 루프가 작동을 시작할 수 있는 기설정 임계값에 도달할 경우, 상기 1차 고정 프로세스를 개시하여 상기 위상 고정 루프의 주파수에 대해 고정을 수행하기 시작한다.
선택적으로, 상기 1차 고정 프로세스에서, 단순 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 위상 고정 루프의 위상 주파수 검출기에 입력할 수 있다.
선택적으로, 상기 1차 고정 시 PLL 회로는 단순 주파수 분배기를 사용할 수 있는데, 이는 신뢰도가 높고 고정 프로세스에서 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구가 없으며: 상기 위상 고정 루프1차 주파수 고정 지시 신호가 하이로 당겨진 후, 내장 전압 조절기가 안정됨을 의미하며, 위상 고정 루프의 실제 피드백 주파수 분배기로 전환하여, 각 출력 주파수 분배기가 작업을 시작하여, 위상 고정 루프에 대해 2차 고정 프로세스를 수행하며; 이때 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭에 글리치가 없고 전원 전압이 안정된 후에야, 위상 정렬 조정 등 복잡한 기능의 로직 회로 작업을 수행하기 시작하며; 마지막으로 상기 위상 고정 루프의 고정 검출 회로의 출력 신호를 상기 위상 고정 루프의 고정 지시 신호로 하여 출력한다.
여기서, 상기 단순 주파수 분배기는 주파수 분배기의 위상 정렬, 듀티비 합성 등 복잡한 로직 기능이 없이 주파수 분배 기능만 완료하고, “단순”은 주로 기능이 간단하고 회로 구조가 간단함을 의미한다. 따라서, 전원이 초기에 불안정하거나 전압 제어 발진기 출력 클럭이 초기에 글리치가 있어도, 상기 주파수 분배기는 최종적으로 정확하게 주파수 분배를 수행하여, 위상 고정 루프는 최종적으로 전원이 안정되기를 기다릴 수 있고, 단순 주파수 분배기가 정확하게 주파수를 분배함으로써, 위상 고정 루프가 1차 주파수 고정을 정확하게 수행할 수 있다. 위상 고정 루프의 실제 피드백 주파수 분배기는 상기 단순 주파수 분배와 반대되는 복잡 주파수 분배기이며, 복잡 주파수 분배기(위상 정렬, 듀티비 합성 등 복잡한 기능을 수행할 수 있음)는 초기의 입력 클럭에 글리치가 있거나 전원이 불안정하여 정상적인 작업에 영향을 미치기에, 위상 고정 루프(LDO)의 출력 전원이 최종적으로 안정되더라도 나중에 위상 정렬, 듀티비 합성 등 기능을 수행할 수 없게 된다. 다시 말하면, 복잡 주파수 분배기는 주파수 분배를 완료하는 외에, 위상 정렬, 듀티비 합성 등 복잡한 기능을 수행해야 하므로, 회로 구조가 아주 복잡하고 회로 초기 상태에 대한 명확한 요구가 있다.
일반적으로, 필드 프로그래머블 로직 게이트 어레이(FPGA)의 출력 주파수 분배기는 프로그래머블 주파수 분배 비율, 프로그래머블 위상, 프로그래머블 듀티비 등 제어 기능을 만족해야 하고, 시퀀스, 리셋, 전원 안정에 대한 요구가 모두 아주 높다. 단순 주파수 분배기는 복잡 주파수 분배기의 작업 시 전원 및 리셋 시퀀스에 대한 엄격한 요구를 만족해야만 정상적인 주파수 분배 작업을 수행할 수 있는 것을 피하기 위해 설계 또는 선택되는 것으로, 구조가 간단하고 레이아웃 면적이 작다. 1차 고정은 위상 고정 루프의 주파수 고정의 초급 단계일 뿐이고 주파수 고정 신호를 출력하지 않는다.
단순 주파수 분배기는 주로 전원의 안정 여부, VCO 출력 클럭의 안정 여부에 따라 출력 주파수 분배 기능이 크게 영향을 받지 않는다. 따라서 1차 주파수 고정 검출 PLL이 고정되도록 하고, LDO 출력이 안정되기를 대기하여 안정적인 전압을 PLL 아날로그 및 디지털 로직 회로에 제공한다. 만약 출력 주파수 분배기가 전원, LDO의 출력이 모두 안정되지 않은 조건에서 직접 작업을 시작하면 초기 상태가 불확실하여 출력 주파수 분배기 divider0~n의 기능이 정상적이지 못할 수 있다. 이 회로는 주로 복잡한 기능을 수행하기 위해 주파수 분배, 위상 조정, 위상 동기화 등 기능적 요구를 비교하기에, 시스템 리셋 해제 시간 및 전원 문제에 대해 모두 비교적 엄격한 요구가 있다. 따라서 2번의 주파수 고정 검출을 채택하는 목적은, 1차 고정을 통해 주로 LDO 출력 전원 전압이 이미 안정되거나 거의 안정됨을 증명하고, 그렇지 않으면 PLL 출력 주파수는 안정될 수 없으며, 주파수 검출(LOCK-DETECTOR) 회로가 출력한 지시도 하이로 당겨지지 않는다. 이어서 내부의 LOCK 지시 신호가 하이로 당겨진 후, 전원이 기본적으로 안정되고 VCO 출력 클럭에도 글리치가 없음을 설명한다. 전압이 정상값에 근접하거나 이미 도달한 경우 VCO 출력 클럭이 정상이기에, 이때 글리치가 없는 하나의 깨끗한 클럭에 추가적으로 디지털 로직 전원 LDO 출력이 안정적인 경우 1차 내부 lock 지시 신호를 이용하여 하나의 피드백 주파수 분배기 선택 신호(멀티플렉서의 선택 제어 신호) 및 하나의 리셋 제어 신호를 발생하고, 피드백 주파수 분배기는 단순 주파수 분배기로부터 실제 피드백 주파수 분배기로 전환되는 동시에, PLL 출력 주파수 분배기 divider0~n 및 피드백 주파수 분배기 DIVIDER_FB의 리셋 해제 신호로 사용되며, 동시에 위상 정렬 등과 같은 PLL의 복잡한 기능을 안정적으로 구현할 수 있다. 즉, 상기 1차 고정 프로세스가 종료될 경우, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기에 대해 리셋 해제를 수행하여 후속적인 2차 주파수 고정이 편리하도록 한다. 동시에, 하나의 선택 제어 신호(FBSEL)를 발생하여 단순 주파수 분배기와 상기 위상 고정 루프의 실제 피드백 주파수 분배기 사이의 작업 전환을 수행하여, 피드백 신호가 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 클럭 주파수 분배를 완료하고 상기 위상 고정 루프의 위상 주파수 검출기에 입력되도록 한다.
선택적으로, 1차 주파수 고정이 완료된 후, 주파수 고정 검출 회로의 출력 신호를 검출하는 단계; 상기 출력 신호가 하이로 당겨진 것이 검출된 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로를 리셋하는 단계를 더 포함하고, 이로써 기존의 검출 결과가 후속적인 2차 주파수 고정 시의 주파수 고정 검출 결과에 영향을 미치지 않는다.
선택적으로, 상기 2차 고정 프로세스에서, 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 상기 위상 고정 루프의 위상 주파수 검출기에 입력된다. 이 과정에서, 위상 고정 루프의 각 출력 주파수 분배기에 대해 위상 정렬 조정을 수행한다.
도 3에 도시된 바와 같이, 본 발명의 실시예는 위상 고정 루프를 더 제공하고, 위상 고정 루프는 일반적으로 위상 주파수 검출기(PFD, Phase Frequency Detector), 차지 펌프(CP, charge pump), 저역 필터(LPF, Low-pass filter) 및 전압 제어 발진기(VCO, voltage-controlled oscillator)를 포함하고; 위상 고정 루프의 실제 피드백 주파수 분배기(DIVIVDERF) 및 주파수 고정 검출 회로(LOCK CONTROL)를 더 포함하며, 주파수 고정 검출 컨트롤러(FREQ LOCK DETECT), 단순 주파수 분배기(SIMPLE DIVIDERF) 및 멀티플렉서(MUX)를 더 포함한다.
상기 주파수 고정 검출 컨트롤러는 상기 주파수 고정 검출 회로의 출력 신호 상태에 따라 상응한 제어 신호를 발생하여, 상기 주파수 고정 검출 회로, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 상기 단순 주파수 분배기의 작업 상태를 제어하고; 상기 단순 주파수 분배기는 상기 주파수 고정 검출 컨트롤러의 제어하에 1차 고정 프로세스에서 피드백 신호에 대해 클럭 주파수 분배를 수행하며; 상기 멀티플렉서의 제1 입력단은 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력단에 연결되고, 상기 멀티플렉서의 제2 입력단은 상기 단순 주파수 분배기의 출력단에 연결되며, 상기 멀티플렉서의 제어단은 상기 주파수 고정 검출 컨트롤러의 피드백 입력단에 연결되고, 상기 멀티플렉서의 출력단은 상기 위상 고정 루프의 위상 주파수 검출기에 연결되며, 상기 멀티플렉서는 상기 주파수 고정 검출 컨트롤러의 제어하에, 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력 신호 및 상기 단순 주파수 분배기의 출력 신호 중 하나를 피드백 신호로 선택하여 상기 위상 주파수 검출기에 출력한다.
본 실시예에서는 흔히 사용하는 위상 고정 루프 시스템에 주파수 고정 검출 컨트롤러, 단순 주파수 분배기 및 멀티플렉서를 추가로 구비한다. 주파수 고정 검출 컨트롤러는 주파수 고정 검출 회로 출력 신호 상태에 따라 상응한 제어 신호를 발생하여, 주파수 고정 검출 회로 및 단순 주파수 분배기의 작업 상태를 제어한다. 단순 주파수 분배기는 자체 제어 신호 상태에 따라, 클럭 주파수 분배를 완료하고 출력 클럭을 위상 주파수 검출기에 피드백한다.
단순 주파수 분배기는 복잡 주파수 분배기와 반대되므로, 복잡 주파수 분배기의 작업 시 전원 및 리셋 시퀀스에 대한 엄격한 요구를 만족해야만 정상적인 주파수 분배 작업을 수행할 수 있는 것을 피할 수 있다.
본 실시예에서 제공되는 위상 고정 루프는 2번의 주파수 고정 검출 메커니즘을 채택하여 회로 시퀀스 및 기능의 정확성을 보장하고, 1차 고정 프로세스는 내장 전압 조절기의 안정을 대기하여 위상 고정 루프 아날로그 VCO 출력 클럭이 모두 연속적이고 안정적인 출력이 가능하도록 한 다음, 제1 내부 고정 flag를 위상 고정 루프의 더 높은 요구 사항의 위상 결합(phase bonding)의 리셋 신호로 사용하며, 그 다음 위상 고정 루프가 주파수 재고정 프로세스에 진입하고; 2차 고정 프로세스는 위상 고정 루프의 출력이 모든 출력 주파수 분배기 사이의 위상 정렬(phase alignment)을 달성하는 것이다.
상기 주파수 고정 검출 컨트롤러는 또한 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기에 연결되고, 상기 주파수 고정 검출 컨트롤러는 또한 단순 주파수 분배기에 의해 상기 위상 고정 루프의 주파수에 대해 1차 고정이 완료된 후, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호를 생성한다.
도 4에 도시된 바와 같이, 본 실시예에서 제공되는 주파수 고정 컨트롤러(LOCK CONTROL)는 제1 트리거, AND 게이트, 제2 트리거, 제3 트리거 및 카운터 모듈을 포함한다.
제1 트리거의 트리거단은 상기 위상 고정 루프의 입력 신호 LOCKIN를 수신하고, 출력단은 제1 인버터를 통해 상기 제1 트리거의 입력단에 연결되며, 상기 제1 트리거는 상기 위상 고정 루프의 입력 신호 LOCKIN의 하강 에지에서 트리거되고, 상기 제1 트리거는 상기 멀티플렉서를 제어하기 위한 선택 제어 신호 FBSEL를 출력한다.
AND 게이트(&)의 제1 입력단은 상기 제1 트리거 출력단에 연결되고, 제2 출력단은 상기 위상 고정 루프의 입력 신호 LOCKIN를 수신하며, 출력단은 상기 위상 고정 루프의 고정 지시 신호 LOCK를 출력한다.
제2 트리거의 트리거단은 상기 제1 트리거 출력단에 연결되고, 입력단은 전원 전압의 고전위를 입력하며, 상기 제2 트리거는 상기 제1 트리거에 의해 출력된 상기 선택 제어 신호 FBSEL의 상승 에지에서 트리거되고, 상기 제2 트리거는 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호 RSTN_ODIV를 출력한다.
제3 트리거의 입력단은 상기 제1 트리거 출력단에 연결되고, 트리거단은 피드백 클럭 신호 REFCLK를 입력하며, 상기 제2 트리거는 상기 피드백 클럭 신호 REFCLK의 상승 에지에서 트리거되고, 상기 제2 트리거 출력단은 제2 인버터를 통해 계수 모듈의 리셋단 RSTN에 연결된다.
카운터 모듈의 입력 클럭단 CLK은 상기 피드백 클럭 신호 REFCLK를 수신하고, 인에이블단은 상기 위상 고정 루프의 입력 신호 LOCKIN를 수신하며, 상기 계수 모듈은 시간 카운팅에 사용되고, 주파수 고정 검출 회로의 출력 신호가 하이로 당겨진 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로에 신호 RST_N를 출력하여 상기 주파수 고정 검출 회로를 리셋한다.
상기 위상 고정 루프의 입력 신호 LOCKIN를 트리거(DFF)의 클럭 입력으로 하고, 하강 에지가 유효하며, 멀티플렉서의 선택 제어 신호 FBSEL를 발생하고, 선택 제어 신호 FBSEL는 멀티플렉서를 제어하여 피드백 주파수 분배기의 전환을 수행하도록 하며; 동시에 선택 제어 신호 FBSEL의 상승 에지를 이용하여 하나의 리셋 제어 신호 RSTN_DIV를 발생한다. 동시에, 주파수 고정 컨트롤러의 카운터(counter)가 몇 개의 클럭 사이클을 카운트한 후, 리셋 신호 RSTN를 발생하고, 먼저 로우(low)로 당긴 후 하이(high)로 당겨 주파수 고정 검출 회로를 한 번 리셋한 다음 해제하며; 그 다음 PLL이 새로운 피드백 주파수 분배기에서 작업하여, 주파수 검출기가 2차 고정을 수행한다.
본 회로의 주요 목적은 내부 LOCKIN이 하이로 당겨진 후, 주파수 고정 검출 컨트롤러에서, counter를 이용하여 몇 개의 클럭 사이클을 대기한 후 자동으로 주파수 고정 검출 회로를 리셋한 다음 해제하며, 이때 LOCKIN은 하나의 하강 에지를 발생하고, 이 하강 에지를 이용하여 2로 나눈 회로는 이 하강 에지에서 검출될 경우 하나의 제어 신호 FBSEL를 생성하여 하이로 당겨지며, 피드백 주파수 분배기는 단순 주파수 분배기로부터 복잡 주파수 분배기(즉 위상 고정 루프의 실제 피드백 주파수 분배기)로 전환되며; 그 다음 주파수 고정 검출 회로는 2차 주파수 검출을 시작하고, 주파수 고정이 하이로 당겨진 후 LOCKIN와 FBSEL 신호를 합산하여 최종적으로 발생한 LOCK 신호를 위상 고정 루프의 최종 출력 고정 신호로 사용한다.
구체적으로 도 5를 참조하면 이해할 수 있을 것이다. 주파수가 2번 고정된 경우, 도 5의 LOCKIN에서 보아낼 수 있는 바, 1차 고정 후 LOCKIN은 반드시 자동으로 리셋되고 로우로 당겨진 후 다시 고정되어 하이로 당겨져야 한다.
도 5는 위상 고정 루프의 고정 프로세스의 시퀀스 다이어그램이다. 아래 도면을 참조하여 원리를 설명한다. 위상 고정 루프의 LDO이 턴온된 후 출력 전압이 상승하기 시작하고, 출력 전압이 소정 임계값(CP, LPF 및 VCO 전압 제어 발진기 등 아날로그 회로가 정상적으로 작업할 수 있고, 주파수 분배기 및 주파수 고정 등 디지털 회로 로직이 정상적으로 반전될 수 있음)에 도달한 후, 위상 고정 루프회로가 작업을 시작하며, 이때 1차 고정 검출 프로세스가 시작된다.
1차 주파수 고정 검출 프로세스에서, 주파수 고정 컨트롤러(LOCK CONTROL)가 FBSEL 제어 신호를 출력하고 단순 주파수 분배기(SIMPLE DIVIDER)의 출력을 피드백 클럭으로 선택하여 PFD 모듈에 송신한다. 동시에 전력 소비를 줄이기 위해, 상기 주파수 고정 컨트롤러는 리셋 제어 신호 RSTN_DIV를 출력하여 위상 고정 루프의 실제 피드백 주파수 분배기(DIVIDERF) 및 모든 출력 주파수 분배기(DIVIDER0/1/…/n)가 리셋 상태에 처하도록 한다.
1차 주파수 고정 시, 주파수 고정 컨트롤러는 주파수 고정 검출의 출력 신호 LOCKIN가 하이로 당겨진 것이 검출된 후, 몇 개의 사이클을 대기한 후 신호 RSTN를 출력하여 주파수 고정 검출 모듈을 리셋하고, 피드백 선택 제어 신호 FBSEL를 출력하며, 상기 신호는 멀티플렉서가 위상 고정 루프의 실제 피드백 주파수 분배기 출력 신호를 피드백 클럭으로 선택하여 PFD에 송신하도록 제어하는 동시에, 상기 모듈은 리셋 제어 신호 RSTN_DIV를 해제하고, 위상 고정 루프의 실제 피드백 주파수 분배기 및 모든 출력 주파수 분배기가 작업을 시작하며, RSTN_DIV도 내부 LOGIC 모듈을 거쳐 카운터를 턴오프하고, 이때 2차 고정 검출 프로세스가 종료된다.
2차 주파수 고정 시, LOCKIN 신호와 내부 신호는 AND 게이트 로직을 거쳐 최종 고정 검출 신호를 출력한다.
본 발명은 위상 고정 루프 LDO의 통전 출력 전압이 불안정한 위험을 피하기 위한 2번의 주파수 고정을 수행하는 기술을 제공함으로써, 회로 로직 기능의 정확성을 보장하고 레이아웃 면적을 감소하며 위상 고정 루프 전원의 출력의 안정 여부를 모니터링할 수 있다.
본 발명의 실시예는 주파수 고정 검출 컨트롤러를 더 제공하고, 이는 이는 메모리; 및 상기 메모리에 커플링된 프로세서를 포함하고, 상기 프로세서는 상기 메모리에 저장된 명령을 기반으로, 위상 고정 루프가 상술한 임의의 주파수 고정 검출 방법을 수행하도록 한다.
선택적으로, 상기 주파수 고정 검출 컨트롤러는 도 4에 도시된 외의 기타 하드웨어, 또는 하드웨어와 소프트웨어의 조합 방식을 사용하여 구현될 수도 있다.
당업자는 상기 방법 실시예의 전부 또는 일부 프로세스의 구현이 컴퓨터 프로그램을 통해 관련된 하드웨어에 명령함으로써 달성될 수 있고, 상기 프로그램은 컴퓨터 판독 가능한 저장 매체에 저장될 수 있으며 상기 프로그램은 실행 시 상술한 각 방법 실시예의 프로세스를 포함할 수 있음을 이해할 수 있을 것이다. 여기서, 상기 저장 매체는 자기 디스크, 광 디스크, 판독 전용 메모리(Read-Only Memory, ROM) 또는 랜덤 액세스 메모리(Random Access Memory, RAM) 등일 수 있다.
상술한 내용은 본 발명의 구체적인 실시형태일 뿐이고, 본 발명의 보호 범위가 이에 한정되는 것은 아니다. 당업자라면 본 발명에 개시된 기술 범위 내에서 용이하게 변경 또는 대체를 생각할 수 있을 것이며, 이러한 것들은 모두 본 발명의 보호 범위에 포함되어야 합니다. 따라서, 본 발명의 보호 범위는 첨부된 청구범위의 보호 범위를 기준으로 해야 한다.
Claims (10)
- 위상 고정 루프의 고정 검출 방법에 있어서,
1차 고정 프로세스: 상기 위상 고정 루프의 내장 전압 조절기가 안정될 때까지 상기 위상 고정 루프의 주파수에 대해 1차 고정을 수행하고, 상기 1차 고정 프로세스에서 디지털 로직의 리셋 시퀀스 및 전원의 안정 여부에 대한 요구는 없는 단계;
2차 고정 프로세스: 상기 위상 고정 루프의 내장 전압 조절기가 안정된 후, 상기 위상 고정 루프의 전압 제어 발진기 출력 클럭에 글리치가 없고 전원 전압이 안정될 때까지 상기 위상 고정 루프의 주파수에 대해 2차 고정을 수행하여, 상기 위상 고정 루프의 각 출력 주파수 분배기 사이의 위상 정렬 조정 및 듀티비 합성을 구현하는 단계; 및
상기 위상 고정 루프의 고정 검출 회로의 출력 신호를 상기 위상 고정 루프의 고정 지시 신호로 하여 출력하는 단계를 포함하는 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 제1항에 있어서,
상기 위상 고정 루프 내장 전압 조절기가 턴온되고 출력 전압이 상기 위상 고정 루프의 위상 고정 루프가 작동을 시작할 수 있는 기설정 임계값에 도달할 경우, 상기 1차 고정 프로세스를 개시하여 상기 위상 고정 루프의 주파수에 대해 1차 고정을 수행하기 시작하는 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 제1항에 있어서,
상기 1차 고정 프로세스에서, 단순 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 주파수 분배된 피드백 신호를 상기 위상 고정 루프의 위상 주파수 검출기에 입력하며, 상기 단순 주파수 분배기는 주파수 분배 기능만 완료하는 주파수 분배기인 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 제3항에 있어서,
상기 1차 고정 프로세스가 종료된 경우, 하나의 리셋 제어 신호를 발생하여, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제하고, 동시에 하나의 선택 제어 신호를 발생하여 단순 주파수 분배기와 상기 위상 고정 루프의 실제 피드백 주파수 분배기 사이의 작업 전환을 완료하며, 피드백 신호가 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 클럭 주파수 분배를 완료하고 주파수 분배된 피드백 신호가 상기 위상 고정 루프의 위상 주파수 검출기에 입력되도록 하는 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 제4항에 있어서,
1차 주파수 고정이 완료된 후,
주파수 고정 검출 회로의 출력 신호를 검출하는 단계;
주파수 고정 검출 회로의 출력 신호가 하이로 당겨진 것이 검출된 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로를 리셋하는 단계를 더 포함하는 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 2차 고정 프로세스에서, 상기 위상 고정 루프의 실제 피드백 주파수 분배기에 의해 피드백 신호의 클럭 주파수 분배를 완료하고 주파수 분배된 피드백 신호를 상기 위상 고정 루프의 위상 주파수 검출기에 입력하는 것을 특징으로 하는 위상 고정 루프의 고정 검출 방법.
- 위상 고정 루프에 있어서,
실제 피드백 주파수 분배기 및 주파수 고정 검출 회로를 포함하고, 주파수 고정 검출 컨트롤러, 단순 주파수 분배기 및 멀티플렉서를 더 포함하며, 상기 단순 주파수 분배기는 주파수 분배 기능만 완료하는 주파수 분배기이고;
상기 주파수 고정 검출 컨트롤러는 상기 주파수 고정 검출 회로의 출력 신호 상태에 따라 상응한 제어 신호를 발생하여, 상기 주파수 고정 검출 회로, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 상기 단순 주파수 분배기의 작업 상태를 제어하고;
상기 단순 주파수 분배기는 상기 주파수 고정 검출 컨트롤러의 제어하에 1차 고정 프로세스에서 피드백 신호에 대해 클럭 주파수 분배를 수행하며;
상기 멀티플렉서의 제1 입력단은 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력단에 연결되고, 상기 멀티플렉서의 제2 입력단은 상기 단순 주파수 분배기의 출력단에 연결되며, 상기 멀티플렉서의 제어단은 상기 주파수 고정 검출 컨트롤러의 피드백 입력단에 연결되고, 상기 멀티플렉서의 출력단은 상기 위상 고정 루프의 위상 주파수 검출기에 연결되며, 상기 멀티플렉서는 상기 주파수 고정 검출 컨트롤러의 제어하에, 상기 위상 고정 루프의 실제 피드백 주파수 분배기의 출력 신호 및 상기 단순 주파수 분배기의 출력 신호 중 하나를 피드백 신호로 선택하여 상기 위상 주파수 검출기에 출력하는 것을 특징으로 하는 위상 고정 루프.
- 제7항에 있어서,
상기 주파수 고정 검출 컨트롤러는 또한 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기에 연결되고, 상기 주파수 고정 검출 컨트롤러는 또한 단순 주파수 분배기에 의해 상기 위상 고정 루프의 주파수에 대해 1차 고정이 완료된 후, 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호를 생성하는 것을 특징으로 하는 위상 고정 루프.
- 제7항 또는 제8항에 있어서,
상기 주파수 고정 검출 컨트롤러는 제1 트리거, AND 게이트, 제2 트리거, 제3 트리거 및 카운터 모듈을 포함하고,
상기 제1 트리거의 트리거단은 상기 위상 고정 루프의 입력 신호를 수신하고, 출력단은 제1 인버터를 통해 상기 제1 트리거의 입력단에 연결되며, 상기 제1 트리거는 상기 위상 고정 루프의 입력 신호의 하강 에지에서 트리거되고, 상기 제1 트리거는 상기 멀티플렉서를 제어하기 위한 선택 제어 신호를 출력하며;
상기 AND 게이트의 제1 입력단은 상기 제1 트리거 출력단에 연결되고, 제2 출력단은 상기 위상 고정 루프의 입력 신호를 수신하며, 출력단은 상기 위상 고정 루프의 고정 지시 신호를 출력하고;
상기 제2 트리거의 트리거단은 상기 제1 트리거 출력단에 연결되고, 입력단은 전원 전압의 고전위를 수신하며, 상기 제2 트리거는 상기 제1 트리거에 의해 출력된 상기 선택 제어 신호의 상승 에지에서 트리거되고, 상기 제2 트리거는 상기 위상 고정 루프의 실제 피드백 주파수 분배기 및 각 출력 주파수 분배기를 리셋 해제시키기 위한 리셋 제어 신호를 출력하며;
상기 제3 트리거의 입력단은 상기 제1 트리거 출력단에 연결되고, 트리거단은 피드백 클럭 신호를 입력하며, 상기 제2 트리거는 상기 피드백 클럭 신호의 상승 에지에서 트리거되고, 상기 제2 트리거 출력단은 제2 인버터를 통해 계수 모듈의 리셋단에 연결되며;
상기 카운터 모듈의 입력 클럭단은 상기 피드백 클럭 신호를 수신하고, 인에이블단은 상기 위상 고정 루프의 입력 신호를 수신하며, 상기 계수 모듈은 시간 카운팅에 사용되고, 주파수 고정 검출 회로의 출력 신호가 하이로 당겨진 후 소정 시간 대기하고, 상기 주파수 고정 검출 회로에 신호를 출력하여 상기 주파수 고정 검출 회로를 리셋하는 것을 특징으로 하는 위상 고정 루프.
- 주파수 고정 검출 컨트롤러에 있어서,
메모리; 및
상기 메모리에 커플링된 프로세서를 포함하고, 상기 프로세서는 상기 메모리에 저장된 명령을 기반으로, 위상 고정 루프가 제1항 내지 제6항 중 어느 한 항에 따른 주파수 고정 검출 방법을 수행하게 하도록 구성되는 주파수 고정 검출 컨트롤러.
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