JP2011147039A - 位相周波数比較器およびシリアル伝送装置 - Google Patents

Abstract

【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック１０２とフィードバッククロック１０３とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路１０６と、第２位相比較回路１０７と、前記基準クロック１０２と前記フィードバッククロック１０３とを入力とし、前記第１位相周波数比較回路１０６の入力と前記第２位相比較回路１０７の入力とに、所定の相対的な遅延を与える遅延回路部１０８とを備え、周波数比較を前記第１位相周波数比較回路１０６で行い、位相比較を前記第１位相周波数比較回路１０６とラッチを制御した前記第２位相比較回路１０７とで行う位相周波数比較器。
【選択図】図１

Description

本発明は、位相周波数比較器およびシリアル伝送装置に関する。

シリアル伝送の受信側のクロック生成や半導体集積回路のクロック生成など幅広く位相同期回路（ＰＬＬ）周波数シンセサイザが用いられる。ＰＬＬでは、フィードバッククロックと基準クロックとの間で位相を調整するため、位相比較器が用いられる。位相比較器は、フィードバッククロックと基準クロックの位相を比較し、両者の間の位相の遅延または先進に応じてアップダウン信号を出力する。

位相比較器では、不感帯を防止するため、フィードバッククロックと基準クロックの位相差が小さいときにも短いアップ信号と短いダウン信号が出力される機構が設けられている。特許文献１には、第１入力信号の位相と第２入力信号の位相とを比較する位相比較器において、第１入力信号を遅延させて第１遅延信号を出力する第１遅延回路と、第２入力信号を遅延させて第２遅延信号を出力する第２遅延回路と、第１入力信号と第２遅延信号とが入力され、第１入力信号の位相が第２遅延信号の位相よりも進んでいるときにその進みに対応した第１出力パルスを出力する第１位相比較回路と、第２入力信号と第１遅延信号とが入力され、第２入力信号の位相が第１遅延信号の位相よりも進んでいるときにその進みに対応した第２出力パルスを出力する第２位相比較回路と、を備えた位相比較器が示され、シンプルな構成で、位相が一致しているときでも最小限のパルスを出力し、不感帯の発生を防止できる位相比較器が示されている。

特開２００４−３５７０７６号公報

本願に先立って検討を行った周波数シンセサイザのブロック図を図２に示す。図２の周波数シンセサイザ２０１は、位相周波数比較器（ＰＦＣ）２０２、昇圧回路（ＣＰ）２０３、低域通過フィルタ（ＬＰＦ）２０４、電圧制御発振器（ＶＣＯ）２０５、分周器（ＤＩ）２０６を備える。位相周波数比較器２０２の回路構成例を図３に示す。基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）及びフィードバッククロック（Ｆｅｅｄｂａｃｋ Ｃｌｏｃｋ）の位相エッジの入力に対して”Ｈ”レベルを保持する為のラッチ３０１及び３０２があり、両ラッチが”Ｈ”レベルとなった場合に両ラッチをリセットするＡＮＤ回路３０３により構成され、ラッチ３０１及び３０２の出力がそれぞれアップ信号（ＵＰ）及びダウン信号（ＤＯＷＮ）となっている。

まず、検討を行った回路の動作について説明を行う。図４に動作タイミングを示す。基準クロックがフィードバッククロックに比べて周波数が高い場合４０１は、アップ信号側がダウン信号側に比べ長時間”Ｈ”レベルが出力され、基準クロックがフィードバッククロックに比べて周波数が低い場合４０２は、ダウン信号側がアップ信号側に比べ長時間”Ｈ”レベルが出力される。基準クロックとフィードバッククロックの周波数がほぼ等しい場合であって、フィードバッククロックが基準クロックに比べて位相が遅れている場合４０３、フィードバッククロックが基準クロックに比べて位相が進んでいる場合４０４も、それぞれ以下の出力パターンでパルスを出力する。位相比較結果の出力パターンにはラッチ３０１及び３０２の初期値に応じて、場合４０３ではパターン４０３Ａとパターン４０３Ｂとの、および、場合４０４ではパターン４０４Ａとパターン４０４Ｂとの、それぞれに２通りが存在する。これらは、符号まで含めて位相差に比例した出力であり、周波数シンセサイザにとっては位相を先進させてロックするか遅延させてロックするかの違いである。従って、それぞれの場合で、２通りの内の何れかのパターンが出力される。

昇圧回路２０３はアップ信号側のパルスが立っている間一定の電流を低域通過フィルタ２０４に注入し、ダウン信号側が立っている間は一定の電流を引き抜く。低域通過フィルタ２０４は昇圧回路２０３によって蓄積された電荷に応じた電圧を出力する。電圧制御発振器２０５は入力された電圧に応じた周波数のクロックを出力し、分周器２０６は電圧制御発振器２０５が出力するクロックの分周比倍の周期のフィードバッククロックを位相周波数比較器２０２の入力へフィードバックする。一連の動作は、基準クロックとフィードバッククロックの周波数と位相がほぼ一致するまで繰り返され、従って基準クロックに対して位相がほぼ一致した分周比倍の周波数を持つクロックが電圧制御発振器２０５から出力された状態で定常となる。

次に、本願の発明者らが検討を行った結果見出された、回路の問題点について説明を行う。位相周波数比較器２０２の基準クロック及びフィードバッククロックの位相差と出力信号との関係を図５に示す。縦軸はアップ信号パルス幅とダウン信号パルス幅の差分を、横軸は基準クロックに対するフィードバッククロックの位相差を示す。線形システムの考え方から点線で与えられる線形特性が理想的であるが、現実の回路では素子特性及び寄生素子のために実線のような特性となり、位相差が小さい場合には位相差を検出できない不感帯（ｄｅａｄ ｚｏｎｅ）を生じる。さらに、寄生素子は製造ばらつきが大きく、従って不感帯幅も大きくばらつく。

不感帯の発生を防止する位相比較器として、図６に回路図を示す特許文献１に開示の技術がある。基準クロックが遅延素子６０１により遅延して入力される位相比較回路６０２とフィードバッククロックが遅延素子６０３により遅延して入力される位相比較回路６０４を並列に接続し、位相比較回路６０２のダウン信号と位相比較回路６０４のアップ信号を出力として使用する。図７にタイミング図を示すように、改善前のタイミング図７０１では、不感帯のためにアップ信号、ダウン信号とも出力されないが、改善後のタイミング図７０２では、遅延によってアップダウン感度を変化させることで不感帯を避け、位相差が小さい場合であってもアップ信号及びダウン信号いずれのパルスも最小限出力される。このときの、アップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係を図８に示す。図８に示すように、不感帯の発生が防がれた出力特性となる。

しかしながら、図８に示したアップ信号パルス幅とダウン信号パルス幅の差分と位相差の関係では、位相差が小さい範囲と大きい範囲では、アップ信号パルス幅とダウン信号パルス幅の差分と位相差との関係が異なる傾きを持つように振るまい、広い範囲で見ると非線形となってしまう。さらには、傾きが変化する領域は、図５で示した不感帯を形成していた幅、すなわち製造ばらつきの影響を大きく受けるために、特に特性がばらつく。この非線形性や特性のばらつきは、ループ帯域幅のばらつきを引き起こす。ループ帯域幅とは、基準クロックの周波数が揺れるときの、揺れのスピードに追従可能な最大の値である。例えば、高速インターフェースに搭載される周波数シンセサイザでは、ループ帯域幅が規格で厳密に規定されるが、ループ帯域幅は位相差出力特性に大きく依存するため、非線形性や製造ばらつきの影響を防ぐことが課題となる。

そこで、本願の発明者らは、図７に示したパルス幅を最小限とすることなく、すなわち、図６に示した遅延素子による遅延時間を大きくすることで、図９に示すように広い位相差範囲で線形な特性を得ることが出来ると考えた。また、位相比較回路６０２および位相比較回路６０４の代わりに、単純な回路構成で、周波数比較と位相比較とを行える位相周波数比較回路を用いることを考えた。

しかしながら、位相周波数比較回路の場合には、周波数比較から位相比較への動作遷移の際に、２つの位相周波数比較回路内のラッチ３０１及び３０２の初期値が”Ｈ”と”Ｌ”のいずれの値を取るのかが不定となり、図４のパターン４０３Aとパターン４０３Bや、パターン４０４Aとパターン４０４Bで示した、２通りの動作に応じて、２つの位相周波数比較器で、それぞれが比較対象としている位相エッジ対が一致する場合と、異なる位相エッジ対を比較する場合とが存在する。例えば、フィードバッククロックを基準クロックに対して遅延させて２つの入力位相周波数比較回路に入力した場合に、互いに異なる位相エッジ対が比較され、一方の位相周波数比較回路ではパターン４０３Aの出力となるが、他方の位相周波数比較回路ではフィードバッククロックが進んでいると判断され、パターン４０３Bの出力となることもある。

図９に示した特性は、２つの位相周波数比較回路がそれぞれ比較対象としている位相エッジ対が２つの位相周波数比較回路間で一致していることを前提としている。一致していない場合は、パターン４０３Aとパターン４０３Bでのアップ信号とダウン信号の違い、すなわち、互いにアップとダウンが逆になることと、パルス幅が異なること、から分かるように、アップ信号とダウン信号が所望のパルスとならず、図９の特性とは異なる特性となってしまい、所望の動作を得られず誤動作する。

本発明の代表的なものの一例を示せば以下の通りである。

基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路と、第２位相比較回路と、前記基準クロックと前記フィードバッククロックとを入力とし、前記第１位相周波数比較回路の入力と前記第２位相比較回路の入力とに、所定の相対的な遅延を与える遅延回路部とを備え、周波数比較を前記第１位相周波数比較回路で行い、位相比較を前記第１位相周波数比較回路とラッチを制御した前記第２位相比較回路とで行う位相周波数比較器を提供する。

これにより、第１位相周波数比較回路と第２位相比較回路との間で、それぞれ比較対象としている位相エッジ対が一致する。

ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。

本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。 周波数シンセサイザの回路構成を示すブロック図である。 位相周波数比較器の回路構成を示すブロック図である。 位相周波数比較器の動作を示すタイミング図である。 位相周波数比較器の出力特性を示す図である。 不感帯を改善した位相比較器の回路構成を示すブロック図である。 不感帯を改善した位相比較器の動作を示すタイミング図である。 不感帯を改善した位相比較器の出力特性を示す図である。 不感帯を改善した位相周波数比較器のディレイを大きくした場合の出力特性を示す図である。 本発明における周波数及び位相ロック動作を示すタイミング図である。 イネーブル信号の切替シーケンスを発生させる別の回路例を示す図である。 本発明における再位相ロック動作を示すタイミング図である。 本発明における位相周波数比較器の回路構成の実施例を示すブロック図である。 本発明におけるシリアル伝送装置の回路構成の実施例を示すブロック図である。

以下、本発明を実施例に基づいて詳細に説明する。

図１は、本発明の位相周波数比較器１０１のブロック図である。図１に示した位相周波数比較器１０１は、基準クロック１０２とフィードバッククロック１０３とを入力とし、アップ信号１０４とダウン信号１０５とを出力する。以下、図１の位相周波数比較器１０１を、図２の周波数シンセサイザ２０１の位相周波数比較器２０２に適用した例について説明する。すなわち、周波数シンセサイザ２０１へのアップ信号として、アップ信号１０４を、周波数シンセサイザ２０１へのダウン信号として、ダウン信号１０５を用いた例について説明する。位相周波数比較器１０１は、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７と、遅延回路部１０８と、制御回路部１０９とを有する。

第１位相周波数比較回路１０６は、第１基準クロック１１２と第１フィードバッククロック１１３とを入力とし、第１アップ信号１１０と第１ダウン信号１１１とを出力とする。第２位相周波数比較回路１０７は、第２基準クロック１１６と第２フィードバッククロック１１７とを入力とし、第２アップ信号１１４と第２ダウン信号１１５とを出力とする。本実施例では、第２アップ信号１１４の出力は不要であるが、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７との間の特性をできるだけ揃えた方が、位相周波数比較器１０１のループ帯域幅の特性の向上を容易に図ることができるので、第２アップ信号１１４の出力も設けるよう記載している。また、第２位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７との間の特性をできるだけ揃えた方が、位相周波数比較器１０１のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。

遅延回路部１０８は、基準クロック１０２とフィードバッククロック１０３とを入力とし、第１位相周波数比較回路１０６の入力と第２位相周波数比較回路１０７の入力とに、基準クロック１０２とフィードバッククロック１０３とを、第１位相周波数比較回路１０６の入力に比べて第２位相周波数比較回路１０７の入力の方が基準クロック１０２のフィードバッククロック１０３に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器１０１の基準クロック１０２の入力と第２位相周波数比較回路１０７の基準クロック１１６の入力との間に遅延素子１１８を、位相周波数比較器１０１のフィードバッククロック１０３の入力と第１位相周波数比較回路１０６のフィードバッククロック１１３の入力との間に遅延素子１１９を設ける。すなわち、第１位相周波数比較回路１０６については、フィードバッククロック１０３を遅延素子１１９で遅延させた信号を入力し、第２位相周波数比較器１０７については、基準クロック１０２を遅延素子１１８で遅延させた信号を入力する。

本実施例では、第１位相周波数比較器１０６の入力経路と第２位相周波数比較器１０７の入力経路に、それぞれ遅延回路１１８と遅延回路１１９とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路１１８と遅延回路１１９のどちらか一方を挿入すれば良い。

制御回路部１０９は、ＡＮＤ回路１２０と、ＡＮＤ回路１２１と、セレクタ１２２と、カウンタ１２３と、ラッチ１２４と、フリップフロップ１２８を有する。ＡＮＤ回路１２０は、遅延回路部１０８の遅延素子１１８からの出力とラッチ１２４の出力とを入力とし、第２位相周波数比較器１０７の第２基準クロック１１６の入力に出力が接続されている。ＡＮＤ回路１２１は、フィードバッククロック１０３と電源レベルとを入力とし、第２位相周波数比較器１０７の第２フィートバッククロック１１７の入力に出力が接続されている。セレクタ１２２は、選択信号１２９と第１ダウン信号１１１と第２ダウン信号１１５とを入力とし、位相周波数比較器１０１のダウン信号１０５を出力とする。カウンタ１２３は、基準クロックのパルスの数をカウントし、所定のカウント数に達すると、ラッチ１２４へ信号を出力する。ラッチ１２４はカウンタ１２３からの信号を受信した後に、ＡＮＤ回路１２０と、フリップフロップ１２８とにイネーブル信号１２５を出力する。フリップフロップ１２８は、イネーブル信号１２５と基準クロック１０２とが入力され、後述するタイミングでセレクタ１２２に選択信号１２９を出力する。所定のカウント数については、後述する。なお、ＡＮＤ回路１２０と、ＡＮＤ回路１２１とセレクタ１２２による遅延時間を調整する為にダミーの遅延素子１２６および遅延素子１２７を挿入している。ダミーの遅延素子１２６および遅延素子１２７も、遅延素子１１８と遅延素子１１９との組み合わせと同様に、定常的な位相誤差の発生を抑制する為の構成であり、位相差に対する出力の線形性のみを問題とする場合には不要である。また、ＡＮＤ回路１２１は、図１のようにＡＮＤ回路１２０と並列に配置することで、ＡＮＤ回路１２０による第２位相周波数比較回路１０７への第２フィードバッククロック１１６の入力のタイミングのずれの影響を小さくして、遅延素子回路１０８の設計をし易くするために配置している。ＡＮＤ回路１２１は、必ずしも必要なものではなく、ＡＮＤ回路１２１を介さずにフィードバッククロック１０３を第２フィードバッククロック１１７として入力しても良い。

次に位相周波数比較器１０１の動作について説明する。図１０に位相周波数比較器１０１を接続した周波数シンセサイザの全体の動作タイミングを示す。上段１００１は出力クロックの周波数の時間的変化を、中段１００２は基準クロック１０２及びフィードバッククロック１０３の動作を、下段１００３は制御回路１０９がイネーブル信号１２５を出力するタイミングを示す。

第１位相周波数比較器１０６及び第２位相周波数比較器１０７は、回路図を図３に例示するように、基準クロックの立ち上がりによりアップ信号としてラッチ３０１の出力を立ち上げ、フィードバック信号の立ち上がりによりダウン信号としてラッチ３０２の出力を立ち上げ、アップ信号及びダウン信号両方の立ち上がりによりラッチ３０１及びラッチ３０２をリセットして立ち下がるように動作する。従って基準クロックを固定電位、フィードバッククロックを入力とすることで、ダウン信号が立ち上がり、アップ信号が立ち下がった状態に固定することが出来る。この状態から基準クロックの固定電位をクロックに切り替えると基準クロックの立ち上がりのタイミングで位相周波数比較器はリセットされる。基準クロックとフィードバッククロックの周波数がほぼ一致している場合には、リセット後はフィードバッククロックの立ち上がりを基準として位相比較の判定が行われる。

図１０のイネーブル信号１２５の出力前は、制御回路部１０９は、第２位相周波数比較器１０７の入力を、ＡＮＤ回路１２１によって第２フィードバッククロック１１７をフィードバッククロック１０３とし、ＡＮＤ回路１２０によって第２基準クロック１１６をラッチ１２４の出力として接地させ、第２位相周波数比較器内のラッチ３０１及びラッチ３０２の値を、この場合には第２ダウン信号１１５が立ち上がり、第２アップ信号１１４が立ち下がる状態に固定する。すなわち、制御回路部１０９は、第２位相周波数比較器１０７のラッチを制御することで、第２位相周波数比較器１０７を第２ダウン信号１１５のパルスが発生している状態にする。セレクタ１２２で位相周波数比較器１０１のダウン信号１０５として第１位相周波数比較器の第１ダウン信号１１１を選択し、第１位相周波数比較回路を用いた通常の周波数シンセサイザの動作により周波数ロック及び位相ロックを行う。以上が、イネーブル信号１２５を出力する前の回路の接続状態である。この際、カウンタ１２３は基準クロック１０２のパルスの数をカウントし、所定のカウント数に達すると、ラッチ１２４へ信号を出力する。所定のカウント数は、イネーブル信号１２５が出力される前の回路の接続状態で周波数シンセサイザがロックするのに十分な時間が所定のカウント数に達するまでにかかるように設定する。すなわち、ここでのカウント数は設計された周波数シンセサイザ１０１の、イネーブル信号１２５が出力される前の回路の接続状態での周波数及び位相ロックまでの時間に比べ大きくとっている。

カウンタ１２３からの信号を受信したラッチ１２４は、イネーブル信号１２５を出力する。イネーブル信号１２５が、ＡＮＤ回路１２０に受信されると、接地されていた第２位相周波数比較器１０７の第２基準クロック１１６に遅延回路部１０８からのクロックが入力される。イネーブル信号１２５がフリップフロップ１２８に受信され、フリップフロップ１２８から選択信号１２９が出力され、選択信号１２９がセレクタ１２２に受信されると、位相周波数比較器１０１のダウン信号１０５として、第２位相周波数比較回路１０７の第２ダウン信号１１５が選択される。この時、第２ダウン信号１１５が立ち上がり、第２アップ信号１１４が立ち下がる状態に固定されている、すなわち、第２ダウン信号１１５のパルスが発生している状態であるので、前述の通り、遅延回路部１０８からのクロックの入力後最初の第２基準クロック１１６の立ち上がりは第２周波数位相比較器１０７全体をリセットする。従って、これ以降は第２フィードバッククロック１１７の立ち上がり基準で第２位相周波数比較器１０７での位相比較の判定がなされることになる。この時、瞬間的に位相周波数比較器１０１の位相ロックは外れるが、再度位相引き込みが行われ、ロックに至る。

以上のようにして、位相周波数比較器１０１は、位相周波数比較器１０１の周波数比較動作を、第１アップ信号１１０を周波数シンセサイザ２０１へのアップ信号１０４として出力し、第１ダウン信号１１１を周波数比較器２０１へのダウン信号１０５として出力して行う。そして、位相周波数比較器１０１は、位相周波数比較器１０１の位相比較動作を、第１アップ信号１１０を周波数シンセサイザ２０１へのアップ信号として出力し、第２ダウン信号１１５のパルスが発生している状態から第２位相比較回路への遅延回路部１０８からの入力を開始し、第２ダウン信号１１５を周波数シンセサイザ２０１へのダウン信号１０５として出力して行う。

なお、図１に示した実施例はカウンタ１２３を用いた単純な回路によって切替シーケンスを構成する方法であり、例えば、カウンタ１２３の代わりに、図１１に例示するような周波数ロック検出器の出力を用いて切替を行っても良い。また、第２位相周波数比較器のセット／リセット方法としてAND回路１２０及びAND回路１２１を用いたのは回路の簡易化のためである。従って、もちろん、より複雑な回路であっても、イネーブル信号１２５によって同様に動作させることは可能である。

位相の再引き込み過程のタイミング図を図１２に示す。初めイネーブル信号１２５の出力前は、第１位相周波数比較器１０６にのみ基準クロックが供給されているため通常の周波数及び位相ロック後には第１アップ信号１１０と第１ダウン信号１１１と第２ダウン信号１１５にパルスが出力され、遅延素子１１９の分だけフィードバッククロック１０３が基準クロック１０２に対して進んだ状態で定常となっている。ここで、イネーブル信号１２５の出力の前のロック状態において第１アップ信号１１０及び第１ダウン１１１のいずれにも短いパルスが出力されているのは、位相差検出の不感帯が無いように短いパルスが出力されるよう構成された位相周波数比較回路が一般的であることから例示したためである。不感帯がある位相周波数比較回路を用いた場合でも、本発明の位相周波数比較器の動作には問題は無い。

イネーブル信号１２５の出力後は、位相周波数比較器１０１のダウン信号１０５として第２位相周波数比較回路１０７の第２ダウン信号１１５が選択される為、ダウン信号１０５には、遅延素子１１９の分第２フィードバッククロック１１７が進み、遅延素子１１８の分第２基準クロック１１６が遅れていることによって生じる第２ダウン信号１１５のパルスが出力される。その結果、フィードバッククロック１０３の位相は遅れていくが、それに伴って第１位相周波数比較回路１０６から出力される第１アップ信号１１０のパルス幅が大きくなり、第１アップ信号１１０と第２ダウン信号１１５の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。前述のように、遅延回路部１０８により所定の位相差を設け、第１位相周波数比較回路１０６の第１アップ信号１１０と第１ダウン信号１１１とを用いて一旦周波数シンセサイザをロックさせ、制御回路部１０９で第２位相周波数比較回路１０７のラッチを制御した上で、位相比較を行っているので、第１位相周波数比較回路１０６と第２位相周波数比較回路１０７との間で、比較対象としている位相エッジ対が一致する。これにより、図９に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。

なお、図１２において、イネーブル信号１２５と伴に、ダウン信号１０５からパルス１２０１が発生しているが、これは、フリップフロップ１２８がイネーブル信号１２５を受信してから、セレクタ１２２が出力を切り替えるまでの時間が短い場合を示している。このように短い場合には、フリップフロップ１２８を介することなく、選択信号１２９の代わりにラッチ１２４からのイネーブル信号１２５を直接にセレクタ１２２に出力することでも実施できる。ここで、例えば、フリップフロップ１２８が、イネーブル信号１２５を受信した後に基準クロック１０２を受信して、さらに基準クロック１０２の１クロック分だけ経過してから選択信号１２９を出力するようにすれば、パルス１２０１はダウン信号１０５として出力されない。これにより、パルス１２０１のパルス幅が不必要に大きくなることによるフィードバッククロック１０３の変動の影響を抑え、さらに高速に、安定にクロック生成を行うことが可能となる。

実施例２では、実施例１の位相周波数比較器１０１とは、基準クロック１０２とフィードバッククロック１０３への遅延のかけかたを逆にし、周波数シンセサイザへのダウン信号１０５を第１ダウン信号１１１とし、周波数シンセサイザへのアップ信号１０４をセレクタ１２２で選ばれる第１アップ信号１１０または第２アップ信号１１４とした位相周波数比較器を示す。

図１３は、本実施例の位相周波数比較器１３０１のブロック図である。図１３に示した位相周波数比較器１３０１は、位相周波数比較器１０１と同様、基準クロック１０２とフィードバッククロック１０３とを入力とし、アップ信号１０４とダウン信号１０５とを出力する。以下、図１３の位相周波数比較器１３０１を、図２の周波数シンセサイザ２０１の位相周波数比較器２０２に適用した例について説明する。すなわち、実施例１と同様に、周波数シンセサイザ２０１へのアップ信号として、アップ信号１０４を、周波数シンセサイザ２０１へのダウン信号として、ダウン信号１０５を用いた例について説明する。実施例１の位相周波数比較器１０１と共通の説明は、省略する。

位相周波数比較器１３０１は、位相周波数比較器１０１と同様、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７と、遅延回路部１３０２と、制御回路部１３０９とを有する。

本実施例では、第２ダウン信号１１５の出力は不要であるが、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７との間の特性をできるだけ揃えた方が、位相周波数比較器１３０１のループ帯域幅の特性の向上を容易に図ることができるので、第２ダウン信号１１５の出力も設けるよう記載している。また、第２位相周波数比較回路は、周波数比較を行わない位相比較回路でも良いが、第１位相周波数比較回路１０６と、第２位相周波数比較回路１０７との間の特性をできるだけ揃えた方が、位相周波数比較器１３０１のループ帯域幅の特性の向上を容易に図ることができるので、周波数位相比較回路としている。

遅延回路部１３０２は、基準クロック１０２とフィードバッククロック１０３とを入力とし、第１位相周波数比較回路１０６の入力と第２位相周波数比較回路１０７の入力とに、基準クロック１０２とフィードバッククロック１０３とを、第１位相周波数比較回路１０６の入力に比べて第２位相周波数比較回路１０７の入力の方がフィードバッククロック１０３の基準クロック１０２に対する遅延量が相対的に大きくなるように出力する。本実施例では、そのために、位相周波数比較器１３０１の基準クロック１０２の入力と第１位相周波数比較回路１０６の基準クロック１１２の入力との間に遅延素子１３０３を、位相周波数比較器１３０１のフィードバッククロック１０３の入力と第２位相周波数比較回路１０７のフィードバッククロック１１７の入力との間に遅延素子１３０４を設ける。すなわち、第１位相周波数比較回路１０６については、基準クロック１０２を遅延素子１３０３で遅延させた信号を入力し、第２位相周波数比較器１０７については、フィードバッククロック１０３を遅延素子１３０４で遅延させた信号を入力する。

本実施例では、第１位相周波数比較器１０６の入力経路と第２位相周波数比較器１０７の入力経路に、それぞれ遅延回路１３０３と遅延回路１３０４とが挿入されているが、これにより、回路を対称にすることで、定常的な位相誤差の発生を抑制することができる。しかしながら、位相差に対する出力の線形性のみを問題とする場合には、遅延回路１３０３と遅延回路１３０４のどちらか一方を挿入すれば良い。

制御回路部１３０９は、位相周波数比較器１０１と同様に、ＡＮＤ回路１３２０と、ＡＮＤ回路１３２１と、セレクタ１２２と、カウンタ１２３と、ラッチ１２４、フリップフロップ１２８とを有する。ＡＮＤ回路１３２０は、基準クロック１０２と電源レベルとを入力とし、第２位相周波数比較器１０７の第２基準クロック１１６の入力に出力が接続されている。ＡＮＤ回路１２１は、遅延回路部１３０２の遅延素子１３０４からの出力とラッチ１２４の出力とを入力とし、第２位相周波数比較器１０７の第２フィートバッククロック１１７の入力に出力が接続されている。セレクタ１２２は、選択信号１２９と第１アップ信号１１０と第２アップ信号１１４とを入力とし、位相周波数比較器１３０１のアップ信号１０４を出力とする。

次に位相周波数比較器１３０１の実施例１との動作の違いについて説明する。まず、イネーブル信号１２５が出力される前には、第２位相周波数比較器１０７は、実施例１とは反対に、基準クロックは入力された状態で、フィードバッククロックを固定電位とすることで、アップ信号が立ち上がり、ダウン信号が立ち下がった状態に固定される。この状態から制御回路部１３０９がフィードバッククロックの固定電位をクロックに切り替えて、フィードバッククロックの立ち上がりのタイミングで第２位相周波数比較回路１０７のラッチ３０１と３０２がリセットされる。すなわち、制御回路部１３０９が第２位相周波数比較回路１０７のラッチを制御する。従って、基準クロック１０２とフィードバッククロック１０３の周波数がほぼ一致して、位相周波数比較器１３０１が位相比較の動作に入る場合には、第２位相周波数比較器１０６では第２基準クロック１１６の立ち上がりを基準として位相比較の判定が行われる。

その他の動作は、実施例１と同様であり、位相周波数比較器１３０１の周波数比較動作は、第１ダウン信号１１１を周波数シンセサイザ２０１へのダウン信号１０５として出力し、第１アップ信号１１０を周波数シンセサイザ２０１へのアップ信号として出力して行われる。また、周波数比較動作後の位相比較動作は、第１ダウン信号１１１を周波数シンセサイザへのダウン信号１０５として出力し、第２アップ信号１１４のパルスが発生している状態から第２位相比較回路の遅延回路部１３０２からの入力を開始し、第２アップ信号１１４を周波数シンセサイザへのアップ信号１０４として出力して行われる。

位相周波数比較器１３０１のアップ信号１０４として第２位相周波数比較回路１０７の第２アップ信号１１４が選択される為、アップ信号１０４には、遅延素子１３０４の分第２フィードバッククロック１１７が遅れ、遅延素子１３０３の分第２基準クロック１１６が進んでいることによって生じる第２アップ信号１１４のパルスが出力される。その結果、フィードバッククロック１０３の位相は進んでいくが、それに伴って第１位相周波数比較回路１０６から出力される第１ダウン信号１１１のパルス幅が大きくなり、第１ダウン信号１１１と第２アップ信号１１４の出力パルス幅がほぼ同じとなり、周波数シンセサイザがロックする。この時、実施例１と同様の理由から、第１位相周波数比較器１０６と第２位相周波数比較器１０７との間で、比較対象としている位相エッジ対が一致する。これにより、図９に示した所望の出力特性、すなわち、広い位相差範囲における線形性が得られる。従って、ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供できる。

本発明の位相周波数比較器１０１や１３０１を適用した周波数シンセサイザを備えたシリアル伝送装置の実施例のブロック図を図１４に示す。本実施例のシリアル伝送装置は送受信チャネルとしてモジュールを構成するチャネル部１４０１と、各モジュールに動作クロックを分配するクロック部１４０２を有する。また、チャネル部は送信部１４０３と、受信部１４０４を有する。

送信部１４０３は、外部から入力されるパラレルデータとクロック部から入力されるクロックを受信し、パラレルデータをシリアルデータに変換した後、外部にシリアルデータの出力を行うシリアライザ１４０５を有する。

受信部１４０４は、外部から入力されたシリアルデータとクロック部から入力されるクロックを受信し、データの取り込みタイミングに最適化したクロックを生成するＣＤＲ（Ｃｌｏｃｋ ＤＡＴＡ Ｒｅｃｏｖｅｒｙ）１４０６と、ＣＤＲ１４０６が生成したクロックと外部から入力されたシリアルデータを受信し、シリアルデータをパラレルデータに変換した後、外部にパラレルデータの出力を行うデシリアライザ１４０７を有する。

クロック部１４０２は外部から入力される基準クロックを受信し、送信部１４０１と受信部１４０２に周波数を逓倍したクロックを出力する周波数シンセサイザ１４０８と、クロックを分配するバッファ回路１４０９を有する。周波数シンセサイザ１４０８の位相周波数比較器として、実施例１の位相周波数比較器１０１または実施例２の位相周波数比較器１３０１を用いる。

シリアル伝送では、データ伝送に係るノイズやジッタの制約の為、出力されるシリアルデータの位相変動に対しループ帯域幅が規格化されている。シリアルデータの位相変動はクロック部の周波数シンセサイザの特性に依る部分が大きく、従って本発明を適用することで、ループ帯域幅の安定したシリアル伝送装置を簡易な回路で提供できる。

１０１…位相周波数比較器、１０２…基準クロック、１０３…フィードバッククロック、１０４…アップ信号、１０５…ダウン信号１０５、１０６…第１位相周波数比較回路、１０７…第２位相周波数比較回路、１０８…遅延回路部、１０９…制御回路部、１１０…第１アップ信号、１１１…第１ダウン信号、１１２…第１基準クロック、１１３…第１フィードバッククロック、１１４…第２アップ信号、１１５…第２ダウン信号、１１６…第２基準クロック、１１７…第２フィードバッククロック、１１８…遅延回路、１１９…遅延回路、１２０…ＡＮＤ回路、１２１…ＡＮＤ回路、１２２…セレクタ１２２、１２３…カウンタ、１２４…ラッチ、１２５…イネーブル信号、１２６…ダミーの遅延素子、１２７…ダミーの遅延素子、１２８…フリップフロップ、１２９…選択信号、２０１…周波数シンセサイザ、２０２…位相周波数比較器（ＰＦＣ）、２０３…昇圧回路（ＣＰ）、２０４…低域通過フィルタ（ＬＰＦ）、２０５…電圧制御発振器（ＶＣＯ）、２０６…分周器（ＤＩ）、３０１…ラッチ、３０２…ラッチ、３０３…ＡＮＤ回路

Claims (12)

1. 基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
   第１アップ信号と第１ダウン信号とを出力する第１位相周波数比較回路と、
   第２ダウン信号を出力する第２位相比較回路と、
   前記基準クロックと前記フィードバッククロックとを入力とし、前記第１位相周波数比較回路の入力と前記第２位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第１位相周波数比較回路の入力に比べて前記第２位相比較回路の入力の方が前記基準クロックの前記フィードバッククロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
   前記第２位相比較回路のラッチを制御する制御回路部を備え、
   前記位相周波数比較器の周波数比較動作を、
   前記第１アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第１ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行い、
   前記位相周波数比較器の位相比較動作を、
   前記第１アップ信号を前記周波数シンセサイザへのアップ信号として出力し、前記第２ダウン信号のパルスが発生している状態から前記第２位相比較回路の入力を開始し、前記第２ダウン信号を前記周波数シンセサイザへのダウン信号として出力して行うことを特徴とする位相周波数比較器。
2. 請求項１に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記フィードバッククロックの入力と前記第１位相周波数比較回路への出力との間に、第１遅延素子を有することを特徴とする位相周波数比較器。
3. 請求項１に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記基準クロックの入力と前記第２位相比較回路への出力との間に、第１遅延素子を有することを特徴とする位相周波数比較器。
4. 請求項２に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記基準クロックの入力と前記第２位相比較回路への出力との間に、第２遅延素子を有することを特徴とする位相周波数比較器。
5. 請求項１に記載の位相周波数比較器において、
   前記第２位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
6. 基準クロックとフィードバッククロックとを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、
   第１アップ信号と第１ダウン信号とを出力する第１位相周波数比較回路と、
   第２アップ信号を出力する第２位相比較回路と、
   前記基準クロックと前記フィードバッククロックとを入力とし、前記第１位相周波数比較回路の入力と前記第２位相比較回路の入力とに、前記基準クロックと前記フィードバッククロックとを、前記第１位相周波数比較回路の入力に比べて前記第２位相比較回路の入力の方が前記フィードバッククロックの前記基準クロックに対する遅延量が相対的に大きくなるように出力する遅延回路部と、
   前記第２位相比較回路のラッチを制御する制御回路部を備え、
   前記位相周波数比較器の周波数比較動作を、
   前記第１ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第１アップ信号を前記周波数シンセサイザへのアップ信号として出力して行い、
   前記位相周波数比較器の位相比較動作を、
   前記第１ダウン信号を前記周波数シンセサイザへのダウン信号として出力し、前記第２アップ信号のパルスが発生している状態から前記第２位相比較回路の入力を開始し、前記第２アップ信号を前記周波数シンセサイザへのアップ信号として出力して行うことを特徴とする位相周波数比較器。
7. 請求項６に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記基準クロックの入力と前記第１位相周波数比較回路への出力との間に、第１遅延素子を有することを特徴とする位相周波数比較器。
8. 請求項６に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記フィードバッククロックの入力と前記第２位相比較回路への出力との間に、第１遅延素子を有することを特徴とする位相周波数比較器。
9. 請求項７に記載の位相周波数比較器において、
   前記遅延回路部は、
   前記フィードバッククロックの入力と前記第２位相比較回路への出力との間に、第２遅延素子を有することを特徴とする位相周波数比較器。
10. 請求項６に記載の位相周波数比較器において、
    前記第２位相比較回路は、位相周波数比較回路であることを特徴とする位相周波数比較器。
11. 請求項１に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。
12. 請求項６に記載の位相周波数比較器を有する前記周波数シンセサイザを備えることを特徴とするシリアル伝送装置。

Images