KR20140058597A

KR20140058597A - 어떠한 주파수 오버슈트도 갖지 않는 마스터 발진기로의 슬레이브 발진기의 주입-로킹

Info

Publication number: KR20140058597A
Application number: KR1020147005848A
Authority: KR
Inventors: 아쉬윈 라그후나탄; 마르지오 페드랄리-노이; 사미어 와드화
Original assignee: 퀄컴 인코포레이티드
Priority date: 2011-08-05
Filing date: 2012-08-01
Publication date: 2014-05-14
Also published as: US8570108B2; KR101624623B1; WO2013022678A2; EP2740220B1; CN103797716A; US20130033331A1; WO2013022678A3; JP5783584B2; JP2014523222A; CN103797716B; EP2740220A2

Abstract

주입-로킹된 발진기 회로는, 마스터 발진기, 슬레이브 발진기, 및 주입 로킹 제어 회로를 포함한다. 슬레이브 발진기는 (예를 들어, 언로킹 조건으로 인해) 마스터 발진기로부터 디커플링된다. 슬레이브가 자유 구동하고 있을 때, 슬레이브의 발진 주파수가 (예를 들어, 서플라이 전압의 함수로서) 조절된다. 일정량의 시간 이후에, 슬레이브는 (예를 들어, 언로킹 조건이 더 이상 존재하지 않는 것으로 인해) 마스터에 재로킹될 것이다. 슬레이브 발진 주파수는 마스터 발진 주파수보다 약간 더 낮게 형성된다. 그후, 슬레이브는, 오직 마스터 발진기 출력 신호와 슬레이브 발진기 출력 신호 사이의 역-위상 조건의 검출시에만 마스터에 재커플링된다. 오직 역-위상 조건들 동안만 마스터에 슬레이브를 재커플링시킴으로써, 그렇지 않고 동위상 조건들 동안 재커플링이 행해졌다면 발생할 수도 있는 슬레이브 발진 주파수에서의 주파수 오버슈트들이 회피된다.

Description

어떠한 주파수 오버슈트도 갖지 않는 마스터 발진기로의 슬레이브 발진기의 주입-로킹{INJECTION-LOCKING A SLAVE OSCILLATOR TO A MASTER OSCILLATOR WITH NO FREQUENCY OVERSHOOT}

본 개시내용은 주입-로킹 발진기들(ILOs; Injection-Locked Oscillators)에 관한 것이다.

주입-로킹 발진기(ILO)로 지칭되는 일 유형의 발진기는, 마스터 발진기(master oscillator)로 종종 지칭되는 제 1 발진기, 및 슬레이브 발진기(slave oscillator) 로 종종 지칭되는 제 2 발진기를 포함한다. 마스터 발진기로부터의 에너지는, 슬레이브 발진기의 발진 주파수가 마스터 발진기의 발진 주파수의 원하는 정수 배 또는 약수(sub-multiple)인 방식으로, 슬레이브 발진기에 커플링된다. ILO들은 클록 신호 생성시에서 그리고 클록 분배시에서의 용도들을 포함하는 수많은 용도들을 예상한다. 몇몇 예시들에서, 마스터 발진기는 위상 동기 루프(PLL; Phase-Locked Loop)의 일부인 전압-제어 발진기(VCO; Voltage-Controlled Oscillator)이다. 슬레이브 발진기는, 마스터에 주입-로킹되고, 원하는 주파수의 클록 신호를 다른 회로에 공급한다.

주입-로킹 발진기 회로는 마스터 발진기, 슬레이브 발진기, 및 주입 로킹 제어 회로를 포함한다. 초기에, 마스터 발진기 및 슬레이브 발진기는, 슬레이브 발진기가 마스터 발진기에 주입-로킹되도록, 동작된다. 슬레이브 발진기는 프로세서 회로와 같은 다른 회로를 클록하는데 이용되며, 여기서 프로세서 회로는 서플라이 전압으로부터 전력공급된다. 다음으로, 슬레이브 발진기는 마스터 발진기로부터 디커플링된다(decoupled). 일 예시에서, 언로킹 조건 검출기 회로가 언로킹 조건(unlock condition)을 검출하는 결과로서 슬레이브 발진기가 마스터 발진기로부터 디커플링된다. 언로킹 조건은, 프로세서 회로의 서플라이 전압이 정규(normal) 서플라이 전압 범위 미만으로 떨어지는(falling below) 조건일 수 있다. 정규 서플라이 전압 범위는 또한 서플라이 전압의 허용 전압 범위로 지칭될 수 있다.

디커플링 이후에, 슬레이브 발진기가 자유 구동(free running)할 때, 슬레이브 발진기의 발진 주파수가 조절된다. 일 예시에서, 슬레이브 발진기의 자유 구동 발진 주파수는, 프로세서 회로에 공급되는 서플라이 전압에 비례하여 변화하도록, 조절된다. 서플라이 전압이 감소하면, 슬레이브 발진기의 자유 구동 발진 주파수가 감소된다. 서플라이 전압이 증가하면, 슬레이브 발진기의 자유 구동 발진 주파수가 증가된다. 일정 시간의 자유 구동 동작 이후에, 다음으로 슬레이브 발진기는 마스터 발진기에 재로킹될 것이다. 일 예시에서, 언로킹 조건 검출기 회로가 언로킹 조건을 더 이상 검출하지 않으면, 슬레이브 발진기는 마스터 발진기에 재로킹될 것이다. 슬레이브 발진기의 발진 주파수는, 마스터 발진기의 발진 주파수보다 약간 낮지만 그에 매우 가까운 주파수로 조절되어 그 주파수에서 유지된다. 다음으로, 슬레이브 발진기는, 오직 마스터 발진기 출력 신호와 슬레이브 발진기 출력 신호 사이의 역-위상(opposite-phase) 조건의 검출 시에만 마스터 발진기에 재커플링된다. 오직 역-위상 조건들 동안에만 슬레이브 발진기를 마스터 발진기에 재커플링함으로써, 그렇지 않았더라면 재로킹 프로세스 동안 발생되었을 수도 있었던 슬레이브 발진 주파수에서의 주파수 오버슈트들이 회피된다.

전술한 내용은 요약이며, 따라서 필요에 의해, 세부 사항의 단순화들, 일반화들 및 생략들을 포함하며; 결과적으로, 당업자들은 상기 요약이 단지 예시적인 것이며 어떤 방식으로도 한정하려는 것이 아님을 인식할 것이다. 본 명세서에 설명된 디바이스들 및/또는 프로세스들의 다른 양상들, 발명적 특징들, 및 장점들은, 오직 청구항들에 의해 정의되는 것과 같이, 본 명세서에서 제시되는 비-제한적인 상세한 설명에서 명확하게 될 것이다.

도 1은 일 신규 양상에 따른 주입-로킹 발진기(ILO; Injection-locked Oscillator) 시스템의 도면이다.
도 2는 도 1의 ILO 시스템의 특정 예시의 회로도이다.
도 3은 도 2의 ILO 시스템의 역-위상 조건 검출기 회로의 일 특정 예시의 회로도이다.
도 4는 역-위상 조건에서 도 3의 역-위상 조건 검출기 회로의 동작을 예시하는 파형도이다.
도 5는 동-위상 조건에서 도 3의 역-위상 조건 검출기 회로의 동작을 예시하는 파형도이다.
도 6은, 슬레이브 발진기 출력 신호가 검출 윈도우 전체에 걸쳐 디지털 로직 하이 레벨에 있는 조건에서, 도 3의 역-위상 조건 검출기 회로의 동작을 예시하는 파형도이다.
도 7은, 슬레이브 발진기 출력 신호가 검출 윈도우 전체에 걸쳐 디지털 로직 로우 레벨에 있는 조건에서, 도 3의 역-위상 조건 검출기 회로의 동작을 예시하는 파형도이다.
도 8은, 슬레이브 발진기가 마스터로부터 디커플링되고 언로킹되고, 그후 슬레이브 발진기의 발진 주파수가 서플라이 전압의 함수로서 조절되고, 그리고 그후 슬레이브 발진기가 역-위상 조건 동안 마스터 발진기에 재커플링되어 재로킹 프로세스 동안 슬레이브 발진기의 발진 주파수에서 어떠한 주파수 오버슈트도 존재하지 않는, 도 2의 ILO 시스템의 동작을 예시하는 파형도이다.
도 9는, 슬레이브 발진기가 동위상 조건 동안 마스터 발진기에 재커플링되는 경우 슬레이브 발진기 출력 신호의 발진 주파수가 어떻게 오버슈트될 수 있는지, 그리고 슬레이브 발진기가 역-위상 조건 동안 마스터 발진기에 재커플링되는 경우 슬레이브 발진기의 발진 주파수가 어떻게 오버슈트되지 않는지 나타내는 파형도이다.
도 10은 일 신규의 양상에 따른 방법의 흐름도이다.

도 1은 주입-로킹 발진기(ILO; Injection-Locked Oscillator) 시스템(1)의 도면이다. 시스템(1)은, 마스터 발진기(2), 슬레이브 발진기(3), 주입 로킹 제어 회로(4), 및 언로킹 조건 검출기 회로(5)를 포함한다. 마스터 발진기(2), 슬레이브 발진기(3), 및 주입 로킹 제어 회로(4)는 함께 주입-로킹 발진기(ILO)를 형성한다. 마스터 발진기(2)는 마스터 발진기 출력 신호(6)를 출력한다. 슬레이브 발진기(3)는 슬레이브 발진기 출력 신호(7)를 출력한다. 주입 로킹 제어 회로(4)는 스위치(8) 및 역-위상 조건 검출기 회로(9)를 포함한다. 로킹 조건(locked condition)에서, 스위치(8)는, 슬레이브 발진기(3)가 마스터 발진기(2)에 커플링되고 그리고 주입-로킹되도록, 폐쇄 상태에 있다. 언로킹 조건 검출기 회로(5)가 언로킹 조건을 검출하지 않는 한, 시스템(1)은, 슬레이브 발진기(3)가 마스터 발진기(2)에 주입-로킹되는 방식으로 동작한다.

언로킹 조건 검출기 회로(5)가 언로킹 조건을 검출하면, 언로킹 조건 검출기 회로(5)는 로킹 신호(10)를 디어서트(deassert)한다. 주입 로킹 제어 회로(4)는 디어서트된 로킹 신호(10)를 수신하고 그에 응답하여 스위치(8)를 개방 상태로 놓는다. 주입 로킹 제어 회로(4)는 적절한 제어 신호를 출력 리드 및 노드(14)에 출력함으로써 스위치(8)를 제어한다. 스위치(8)를 개방 상태에 놓는 것은, 마스터 발진기(2)로부터 슬레이브 발진기(3)를 디커플링한다. 일 예시에서, 슬레이브 발진기(3)의 자유 구동 발진 주파수는 마스터 발진기 출력 신호(6)의 발진 주파수보다 낮은 주파수이다. 따라서, 디커플링 시에, 슬레이브 발진기 출력 신호의 주파수는 감소하여 자신의 더 낮은 자유 구동 발진 주파수에서 안정된다. 이러한 조건은, 언로킹 조건이 지속되는 동안 지속된다.

언로킹 조건이 더 이상 존재하지 않으면, 언로킹 조건 검출기 회로(5)는 로킹 신호(10)를 어서트한다. 입력 리드 및 노드(11) 상에서의 로킹 신호(10)의 어서션(assertion)은, 슬레이브 발진기 출력 신호(7)와 마스터 발진기 출력 신호(6) 사이에 역-위상 조건이 존재할 때, 슬레이브 발진기(3)를 마스터 발진기(2)에 재커플링하기 위한 주입 로킹 제어 회로(4)에 대한 프롬프트(prompt)이다. 역-위상 조건 검출기 회로(9)는 입력 리드 및 노드(12) 상에서 슬레이브 발진기 출력 신호(7)를 수신한다. 역-위상 조건 검출기 회로(9)는 입력 리드 및 노드(13) 상에서 마스터 발진기 출력 신호(6)를 수신한다. 역-위상 조건 검출기 회로(9)는 슬레이브 발진기 출력 신호와 마스터 발진기 출력 신호를 비교하여 역-위상 조건을 검색(looking for)한다. 일 예시에서, 역-위상 조건은, 슬레이브-발진기 출력 신호의 에지가 마스터 발진기 출력 신호의 에지의 미리결정된 시간 윈도우 내에서 발생하지만, 슬레이브 발진기 출력 신호의 에지 및 마스터 발진기 출력 신호의 에지는 반대 유형들(즉, 하나는 상승 에지인 반면, 다른 하나는 하강 에지임)인 조건이다. 예를 들어, 마스터 발진기 출력 신호의 상승 에지의 미리결정된 시간 내에서, 슬레이브 발진기 출력 신호의 하강 에지가 존재한다. 역-위상 조건을 검출할 때, 역-위상 조건 검출기 회로(9)는 스위치(8)를 스위치의 개방 상태에서 스위치의 폐쇄 상태로 스위칭하도록 제어하고, 이에 의해 슬레이브 발진기(3)를 마스터 발진기(2)로 재커플링한다. 슬레이브 발진기를 마스터 발진기로 재커플링함으로써, 슬레이브 발진기는 다시 마스터 발진기로 주입-로킹되게 된다.

슬레이브 발진기(3)가 동위상 조건에서 마스터 발진기(2)에 재커플링되었다면, 슬레이브 발진기 출력 신호 내에서 주파수 오버슈트가 발생할 것이다. 주파수 오버슈트는, 재커플링이 발생한 후 슬레이브 발진기 출력 신호가 짧은 시간량 동안 마스터 발진기의 발진 주파수보다 높은 자신의 발진 주파수에서 일시적 교란(transient perturbation)을 나타내는 조건이다. 그러나, 시스템(1)에서, 주입 로킹 제어 회로(4)는, 슬레이브 발진기 출력 신호(7)와 마스터 발진기 출력 신호(6) 사이에 역-위상 조건이 존재할 때까지, 슬레이브 발진기(3)를 마스터 발진기(2)에 재커플링하는 것을 대기한다. 이에 따라, 동위상 조건에서 발진기들의 재커플링으로 인한 주파수 오버슈트가 회피된다. 마스터 발진기(2)로의 슬레이브 발진기(3)의 재커플링 시에, 슬레이브 발진기의 발진 주파수는 갑작스런 주파수 언더슈트를 가질 수 있으며, 이러한 갑작스런 주파수 언더슈트 이후에 슬레이브 발진기의 발진 주파수는 (단극(single-pole) RC 필터의 스텝 응답과 유사한) 1차 방식으로 자신의 최종 로킹 주파수로 안정될 것이다. 따라서, 재로킹 프로세스는 슬레이브 발진기 출력 신호의 어떠한 주파수 오버슈트도 없이 발생한다.

클록 신호의 주파수가 일부 상황들에서 유리하게 감소되지만, 클록 신호의 주파수가 특정 최대 주파수를 초과하지 않아야 하는, 클록 신호에 의해 클록될 회로들이 존재하는 것으로 인식되었다. 블록(15)은 하나의 이러한 회로를 나타낸다. 이러한 회로의 일 예시는 슬레이브 발진기 출력 신호에 의해 클록되는 프로세서 회로이다. 프로세서 회로는, 슬레이브 발진기 출력 신호에 의해 직접 클록되거나 또는 슬레이브 발진기 출력 신호로부터 도출된 신호에 의해 클록된다. 프로세서 회로는 서플라이 전압에 의해 전력공급된다. 서플라이 전압은, 예를 들어, 최대 1.0volts 내지 최소 0.975volts와 같은, 원하는 특정 허용 범위를 갖는다. 이러한 허용 범위는 종종 정규 서플라이 전압 동작 범위와 같은 다른 용어들을 이용하여 지칭될 수 있다. 서플라이 전압이 이러한 특정 허용 범위 내에 있으면, 프로세서 회로는 슬레이브 발진기 출력 신호에 의해 자신의 최대 레이트로 클록될 것이다. 프로세서 회로에 공급된 클록 신호의 주파수는 이러한 최대 클록 레이트를 초과하지 않아야 하며, 그렇지 않으면 오동작들이 발생할 수 있다. 그러나, 서플라이 전압이 자체 허용 범위 미만(예를 들어, 0.975volts 미만)이 되도록 서플라이 전압이 감소한다면, 이렇게 하이 레이트에서 프로세서 회로를 클록하는 것은 오동작들을 야기할 것이다. 프로세서 회로가 에러 없이 동작할 수 있는 최대 클록 레이트는, 서플라이 전압이 허용 범위 미만으로 감소함에 따라서 감소하는 서플라이 전압에 의해 감소한다. 서플라이 전압이 프로세서 회로의 서플라이 전압 입력 리드 상에 존재할 때의, 그 서플라이 전압은, 예를 들어, 프로세서 회로에 의해 수행되는 많은 계산의 버스트로 인해 하강할 수 있다. 많은 계산의 버스트는, 프로세서 회로가 서플라이 전압의 소스로부터 큰 서지 전류를 이끌어내도록 야기하고, 그 소스의 유한 임피던스를 통해서 큰 서지 전류를 이끌어내는 것은 프로세서 회로에서 서플라이 전압에 있어서의 하강을 초래할 수 있다.

이에 따라, 일 예시에서, 언로킹 조건 검출기 회로(5)에 의해 검출되는 언로킹 조건은, 서플라이 전압이 허용 범위 미만으로 떨어지는 조건이다. 언로킹 조건 검출기 회로(5)는 이러한 조건을 검출하고 이에 응답하여 로킹 신호(10)를 디어서트하여, 결국 주입 로킹 제어 회로(4)가 마스터 발진기(2)로부터 슬레이브 발진기(3)를 디커플링하게 하고, 이것은, 결국 슬레이브 발진기 출력 신호(7)의 주파수가 자신의 더 낮은 자유 구동 주파수로 감소하는 것을 초래하고, 이것은, 결국 프로세서 회로에 공급되는 클록 신호의 주파수가 감소되는 것을 초래한다. 이후에 프로세서로의 서플라이 전압이 증가하여 자신의 허용 범위로 복귀할 때, 언로킹 조건 검출기 회로(5)는 이 조건을 검출하여 로킹 신호(10)를 어서트한다. 로킹 신호(10)가 어서트되는 것에 응답하여, 역-위상 조건 검출기 회로(9)는 역-위상 조건이 될 때까지 대기하여, 오직 그 이후에만 슬레이브 발진기를 마스터 발진기에 재커플링한다. 역-위상 조건에서 슬레이브 발진기(3)를 마스터 발진기(2)로 재커플링함으로써, 슬레이브 발진기 주파수의 주파수 오버슈트가 방지된다. 이에 따라, 프로세서 회로에 공급되는 클록 신호의 주파수는 자신의 최대 허용된 클록 레이트를 오버슈트하지 않는다. 프로세서 회로에 공급되는 클록 신호의 주파수는, 프로세서 회로가 서플라이 전압의 허용 범위 내에서의 서플라이 전압으로부터 전력공급될 때, 프로세서 회로의 동작에 적절한 가장 높은 클록 레이트로 부드럽게 리턴한다.

도 2는 도 1의 시스템(1)의 특정 예시의 도면이다. ILO 시스템(100)은 위상-동기 루프(PLL)(101)를 포함한다. PLL(101)은 위상-주파수 검출기(PFD; Phase-to-Frequency Detector)(102), 차지 펌프(CP; Charge Pump)(103), 루프 필터(104), 연산 증폭기(105), P-채널 전계 효과 트랜지스터들(106 및 107), 복제 부하 회로(108), 마스터 발진기(109), 및 피드백 분할기(110)를 포함한다.

연산 증폭기(105)의 반전 입력 리드(112) 상에서 제어 전압 VCTRL(111)을 증가시키는 것은, 마스터 발진기(109)에 공급되는 제어 전류 ICTRLM(113)에 있어서 상응하는 증가를 초래한다. 마스터 발진기로의 서플라이 전류 ICTRLM을 증가시키는 것은 마스터 발진기 출력 신호(MOOS)(114)의 발진 주파수를 증가하게 한다. 유사하게, 제어 전압 VCTRL(111)을 감소시키는 것은 제어 전류 ICTRLM(113)에 있어서의 감소 및 마스터 발진기 출력 신호(MOOS)(114)의 발진 주파수에 있어서의 연관 감소를 초래한다. 이에 따라, 연산 증폭기(105), 트랜지스터들(106 및 107), 복제 부하(108) 및 마스터 발진기(109)는 함께 전압-제어 발진기(VCO)를 형성한다.

기준 신호 FREF(115)는 PLL(101)로의 입력 신호이다. PFD(102)는, 기준 신호 FREF(115)의 위상과 피드백 신호 FDIV(116)의 위상을 비교하고, FDIV의 위상이 FREF의 위상을 앞서는지(lead) 또는 뒤떨어지는지(lag) 여부에 따라 UP 펄스들 또는 DN 펄스들을 출력한다. 차지 펌프(103)는 그 펄스들을 제어 전류 신호 ICP(117)로 변환한다. 제어 신호 ICP(117)는, 루프 필터(104)에 의해 필터링되고, 제어 전압 신호 VCTRL(111)로 변환된다. VCTRL 신호(11)는 종종 정밀 튜닝 신호(fine tune signal)로 지칭되고 VTUNE로 나타낸다. PLL이 동작함에 따라, 제어 전압 신호 VCTRL의 전압은, PFD(102)에 의해 수신되는 것과 같은 신호 FDIV(116)의 위상이 PFD(102)에 의해 수신된 것과 같은 기준 신호 FREF(115)의 위상에 매칭하고 그에 로킹되도록, 마스터 발진기 출력 신호(114)의 위상을 조절하도록 조절된다.

도시된 예시에서의 마스터 발진기(109)는 인버터들의 링(ring)으로 이루어진 링 발진기이다. 마스터 발진기(109)는 서플라이 전류 입력 리드(118)를 통해서 제어 전류 ICTRL(113)을 수신한다. 발진기(109)의 도면은 간략화된 도면이다. 제어 전류 ICTRLM(113)은 예시된 것과 같이 링의 인버터들 전체보다는 오히려 마스터 발진기의 일부분에만 공급될 수 있다. 마스터 발진기 출력 신호 MOOS(114)는 그 발진기에 공급되는 서플라이 전류 ICTRLM(113)의 크기에 상당히 정비례하는 발진 주파수를 갖는다.

복제 부하(108)는 마스터 발진기(109)의 전류-전압 특성(I-V 특성)을 실질적으로 복제하는 I-V 특성을 갖는다. 일 예시에서, 복제 부하(108)는 도시된 바와 같이 다이오드-접속 N-채널 트랜지스터와 병렬로 접속된 다이오드-접속 P-채널 트랜지스터를 수반한다. 이러한 2개의 트랜지스터들은, 이러한 병렬-접속된 트랜지스터들에 걸친 I-V 특성이 마스터 발진기(109)의 I-V 특성에 근사화 되도록, 사이징된다(sized). 다른 예시에서, 실제로 복제 부하(108)는 복제되는 마스터 발진기의 스케일링된 버전이다. 대안적으로, 적합한 복제 부하를 형성하는 다른 방법들이 복제 부하(108)를 실현하기 위해 채용될 수 있다. 마스터 발진기의 전류 제어 입력 리드(118) 그 자체에 커플링된 연산 증폭기(105)의 반전 입력 리드(119)를 갖는 것 대신에, 복제 부하(108)가 제공되고, 반전 입력 리드(119)가 복제 부하의 대응 전류 입력 리드(120)에 커플링된다. 주어진 I-V 상황의 경우, 복제 부하 서플라이 전류 ICTRLR(121)은, 마스터 발진기에 공급되는 서플라이 전류 ICRTLM(113)과 비례하지만 그보다는 실질적으로 더 작다. 이에 따라, P-채널 트랜지스터(106)(이를 통해서 ICTRLR 전류가 공급됨)는 P-채널 트랜지스터(107)(이를 통해서 ICTRLM 전류가 공급됨)보다 더 작게 형성된다. 연산 증폭기의 서플라이 조절 제어시에 트랜지스터를 더 작게 만드는 것은, 제어 루프의 파라시틱들(parasitics)이 감소되도록 허용하여 제어 루프 성능을 개선시킨다.

PLL(101)에 더해, ILO 시스템(100)은 슬레이브 발진기(122), 주입 로킹 제어 회로(123), 언로킹 조건 검출기 회로(124)(이 경우, 서플라이 센서), 복수의 전류 소싱 P-채널 트랜지스터들(125-132), 바이패스 커패시터(133), 프로세서 회로(134), 및 서플라이 전압의 소스(135)를 포함한다. 트랜지스터들(125-128)은 슬레이브 발진기(122)에 대한 전류 소싱 회로(136)를 형성한다. 트랜지스터들(127, 128, 130, 107 및 106)의 게이트들은, 컨덕터(137)를 통해 함께 연산 증폭기(105)의 출력 리드(138)에 커플링된다. 이에 따라, 컨덕터(137) 상에서의 전압의 증가는 전류들 모두(ICTRLR(121), ICTRLM(113), IINJ(139), 및 ICTRLS(140))를 증가시키도록 서빙한다. 유사하게, 컨덕터(137) 상에서의 전압의 감소는 전류들 모두(ICTRLR(121), ICTRLM(113), IINJ(139), 및 ICTRLS(140))를 감소시키도록 서빙한다. 컨덕터(141)는 서플라이 전압 컨덕터이다. 이러한 컨덕터 상에서의 서플라이 전압 AVDD는, PLL에 대한 공급이고, CPU(134)에 공급된 VDD_CPU와는 상이한 전압이다.

주입 로킹 제어 회로(123)는 역-위상 조건 검출기 회로(142), 스위치(143), 및 주입기(144)를 포함한다. 역-위상 조건 검출기 회로(142)는 서플라이 센서(124)로부터 주입 인에이블 INJ_EN 디지털 제어 신호(145)를 수신한다. INJ_EN이 디지털 로직 로우 값으로 디어서트되면, 역-위상 조건 검출기 회로(142)는 스위치(143)가 개방된 상태에 놓이도록 제어한다. 슬레이브 발진기(122)는, 스위치(143)가 개방된 상태에 있을 때, 마스터 발진기(109)에 커플링되지 않고 그리고 그에 주입 로킹되지 않는다. 마스터 발진기 출력 신호(114)는 마스터 발진기(109)의 출력 노드(146)로부터 주입기(144)를 통해서 슬레이브 발진기(122)의 입력 노드(147)로 통과할 수 없다. 그러나, INJ_EN이 디지털 로직 하이 값으로 어서트되면, 역-위상 조건 검출기 회로(142)는 개방된 상태로 스위치(143)를 유지하지만, 슬레이브 발진기 출력 신호 SOOS(148) 및 마스터 발진기 출력 신호 MOOS(114)를 그 두 신호들 사이의 역-위상 조건에 대해 체크한다. (이러한 경우, 역-위상 조건 검출기 회로(142)는 마스터 발진기 출력 신호 MOOS(114) 자체보다는 오히려 마스터 발진기 출력 신호의 버퍼링된 버전 MOOSB(149)을 이용한다. 2개의 신호들(MOOS 및 MOOSB)은 여기에서의 목적을 위해 동일한 신호로 고려될 수 있다.) SOOS 신호(148)는 입력 리드(150)를 통해서 역-위상 조건 검출기 회로(142)에 의해 수신된다. MOOSB 신호(149)는 입력 리드(151)를 통해서 역-위상 조건 검출기 회로(142)에 의해 수신된다. INJ_EN 신호(145)는 입력 리드(158)를 통해서 역-위상 조건 검출기 회로(142)에 의해 수신된다.

역-위상 조건이 검출되는 경우, 역-위상 조건 검출기 회로(142)는 재타이밍 제어 신호 INJ_EN_RT(152)를 어서트하고, 이에 의해 슬레이브 발진기 출력 신호(148)의 발진 주파수의 주파수 오버슈트가 발생하지 않도록 하는 방식으로 스위치(143)가 폐쇄되도록 야기한다. 역-위상 조건 검출기 회로(142)는 출력 리드 및 노드(153)를 통해서 INJ_EN_RT 신호(152)를 출력한다. 스위치(143)를 폐쇄하는 것은 슬레이브 발진기(122)가 마스터 발진기(109)에 커플링되도록 야기하여, 슬레이브 발진기(122)는 마스터 발진기(109)에 주입 로킹되게 된다. 스위치(143)가 자신의 폐쇄 상태에 있는 경우, 마스터 발진기 출력 신호 MOOS(114)는 출력 노드(146)로부터 주입기(144)를 통해서, 버퍼링된 신호 MOOSB(149)의 형태로 주입기(144)를 빠져나가, 스위치(143)를 통해서 슬레이브 발진기(122)의 입력 노드(147) 상으로 통과한다.

슬레이브 발진기의 출력 노드(154) 상에서의 슬레이브 발진기 출력 신호(148)는 프로세서 회로(134)의 클록 입력 리드 및 노드(155)에 (도시된 바와 같이 직접적으로 또는 중간 회로(intervening circuitry)를 통해서 간접적으로) 공급된다. 이 예시에서 프로세서 회로(134)는, 자신이 이끌어내는 서플라이 전류(174)의 양이 전류 서지들에 있어서의 증가로 보여지도록, 때때로 많은(heavy) 계산들 및 다른 연산들을 수행할 때 호출되는 CPU(Central Processing Unit)이다. 프로세서 회로(134)에 공급되는 서플라이 전압 VDD_CPU는, 소스(135)로부터 프로세서 회로(134)의 서플라이 전압 입력 리드 및 노드(156) 상으로 소싱된다. 이러한 전류 서지 조건 하에서, 입력 리드 및 노드(156) 상에서의 서플라이 전압 VDD_CPU의 크기는 유한 임피던스(이 유한 임피던스를 통해서, 전류(174)가 소스(135) 내에서 흐름)로 인해 감소할 수 있다. 서플라이 센서(124)는 서플라이 전압 입력 리드 및 노드(156) 상에서 VDD_CPU의 크기를 모니터링한다. VDD_CPU의 전압이 제 1 미리결정된 전압 미만으로 떨어지면, 서플라이 센서(124)는 INJ_EN 신호(145)를 디지털 로직 로우로 디어서트한다. 그후, (VDD_CPU가 프로세서 회로에 대한 자신의 허용 범위 내에 다시 있게 되도록) VDD_CPU의 전압이 제 2 미리결정된 전압을 초과하도록 상승하면, 서플라이 센서(124)는 INJ_EN 신호를 디지털 로직 하이로 어서트한다. 제 2 미리결정된 전압은 히스테리시스(hysteresis)를 제공하기 위해 제 1 미리결정된 전압보다 높다. 몇몇 예시들에서, 제 2 미리결정된 전압은 제 1 미리결정된 전압과 동일하며, 히스테리시스가 존재하지 않는다.

VDD_CPU가 자신의 허용 범위 미만으로 떨어질 때 조건들을 검출하는 것뿐만 아니라, 서플라이 센서(124)는 멀티-비트 디지털 값 DROOP_CODE[N:0](157)를 출력한다. DROOP_CODE[N:0]는 VDD_CPU의 크기에 있어서의 변화들에 비례하여 변화되는 디지털 값이다. DROOP_CODE[N:0]를 감소시키는 것은, 더 많은 P-채널 트랜지스터들(125-126)이 온(on)되도록 그리고 도전성이 되도록 초래하는 반면, DROOP_CODE[N:0]를 증가시키는 것은 더 적은 P-채널 트랜지스터들(125-126)이 on 되도록 그리고 도전성이 되도록 초래한다. 오직 2개의 트랜지스터들(125 및 126)만이 예시되지만, 실제로 DROOP_CODE[N:0]의 각각의 비트마다 하나씩, N+1개의 이러한 트랜지스터들이 존재한다. 이러한 트랜지스터들은 이진-가중형(binary-weighted) 방식으로 사이징될 수 있다. 이에 따라, DROOP_CODE[N:0]의 값을 변화시키는 것은, (연산 증폭기에 의해 출력되는 주어진 전압을 가정하여) 슬레이브 발진기에 공급되는 제어 전류 ICTRLS(140)를 변화시키고, 제어 전류 ICTRLS(140)에 있어서의 이러한 변화는 슬레이브 발진기 출력 신호의 발진 주파수에서의 변화를 초래한다. VDD_CPU가 제 1 미리결정된 전압 미만인 것으로 검출되는 경우, 서플라이 센서(124)는 INJ_EN을 디지털 로직 로우로 디어서트하고, 또한 DROOP_CODE[N:0]를 출력하여, 슬레이브 발진 주파수가 VDD_CPU에서의 변경들에 비례하여 변화하게 한다. VDD_CPU가 증가하면, VDD_CPU에 있어서의 증가에 비례하여 슬레이브 발진기의 발진 주파수가 증가하도록, DROOP_CODE[N:0]가 변화된다. VDD_CPU가 감소하면, VDD_CPU에 있어서의 감소에 비례하여 슬레이브 발진기의 발진 주파수가 감소하도록, DROOP_CODE[N:0]가 변화된다.

도 3은 도 2의 역-위상 조건 검출기 회로(142)의 일 특정 예시의 도면이다. 역-위상 조건 검출기 회로(142)는 4개의 플립-플롭들(159-162), 2개의 인버터들(163 및 164), AND 게이트(165), 및 지연 엘리먼트(166)를 포함한다.

도 4는 역-위상 조건에서 역-위상 조건 검출기 회로(142)의 동작을 예시하는 파형도이다. 지연 엘리먼트(166)를 통한 로우-투-하이 전파 지연은, 플립-플롭(160)이 (MOOS의 상승 에지(167)에서) 클록되는 제 1 시간 T1과 플립-플롭(161)이 (MOOS_DEL의 상승 에지(168)에서) 클록되는 제 2 시간 T2 사이의 시간의 검출 윈도우(170)를 정의한다. 플립-플롭(160)은 제 1 시간 T1에서 SOOS의 상태를 캡쳐하고, 플립-플롭(161)은 제 2 시간 T2에서 SOOS의 상태를 캡쳐한다. 플립-플롭(160)이 디지털 로직 하이를 캡쳐하는 경우 (신호 B가 디지털 로직 하이임) 그리고 플립-플롭(161)이 디지털 로직 로우를 캡쳐하는 경우 (신호 C가 디지털 로직 로우임), 이는 2개의 시간들(T1 및 T2) 사이에서 발생된 SOOS의 하이-투-로우 전환(169)을 나타낸다. 인버터(163)는, 2개의 시간들 사이에서 발생하는 하이-투-로우 SOOS 에지의 조건에서 디지털 로직 하이 값들이 AND 게이트(165)의 바닥의 2개의 입력 리드에 공급되도록, 신호 C의 디지털 로직 로우를 반전한다. (슬레이브 발진기가 마스터 발진기에 다시 커플링되는 것을 나타내는) 제 1 시간 T1에 앞서 INJ_EN이 하이로 전환된 것으로 가정하면, 플립-플롭(159)은 MOOS의 상승 에지(167)에서 클록된 후에 디지털 로직 하이 값을 출력한다(신호 A는 디지털 로직 하이임). 따라서, AND 게이트(165)의 3개의 입력 리드들 모두에는 시간 T2 이후에 디지털 로직 하이 신호들이 공급될 것이다. 이에 따라, 신호 AND_OUT는 도 4에 나타낸 바와 같이 시간 T2 이후에 바로 디지털 로직 하이로 어서트된다. 시간 T3에서 MOOS의 다음 하강 에지에서, 플립-플롭(162)은 AND_OUT의 값에서 클록한다. 따라서, 플립-플롭(162)에 의해 출력되는 신호 INJ_EN_RT는 도 4에 예시된 바와 같이 시간 T3 이후에 바로 (스위치(143)가 개방된 것에 대응하는) 디지털 로직 로우에서 (스위치(143)가 폐쇄된 것에 대응하는) 디지털 로직 하이로 전환한다. 따라서, 역-위상 조건 검출기 회로(142) 및 스위치(143)는 MOOS와 SOOS 사이의 역-위상 조건을 검출하도록 동작하고, 그리고 역-위상 조건을 검출하는 것에 응답하여 슬레이브 발진기를 마스터 발진기에 커플링한다.

도 5는 동위상 조건에서 역-위상 조건 검출기 회로(142)의 동작을 예시하는 파형도이다. 이 상황에서, MOOS의 상승 에지에 의해 정의된 제 1 시간 T4와 MOOS_DEL의 대응하는 상승 에지에 의해 정의되는 제 2 시간 T5 사이의 검출 윈도우(171) 동안 SOOS의 하강 에지는 존재하지 않는다. 시간 T5 이후에, AND 게이트(165)의 3개의 입력 리드들 상에서의 신호들 모두가 디지털 로직 하이 값들인 것은 아니며, 결과적으로 신호 AND_OUT는 시간 T5 이후에 디지털 로직 하이 값이 아니다. 따라서, 신호 INJ_EN_RT는, 스위치(143)가 개방으로 유지되도록, 시간 T6에서 하이로 전환하지 않고 오히려 로우에서 유지된다. 이에 따라, MOOS 및 SOOS 신호들의 동위상 조건에서, 역-위상 조건 검출기 회로(142) 및 스위치(143)는 슬레이브 발진기를 마스터 발진기로 커플링하지 않는다.

도 6은, SOOS가 검출 윈도우(172) 이전에 상승하여 검출 윈도우에 걸쳐 디지털 로직 하이 값에 있는 조건에서 역-위상 조건 검출기 회로(142)의 동작을 예시하는 파형도이다. 시간 T8 이후에, AND 게이트(165)의 3개의 입력 리드들 상에서의 신호들 모두가 디지털 로직 하이 값들인 것은 아니며, 결과적으로 신호 AND_OUT는 시간 T8 이후에 디지털 로직 하이 값이 아니다. 따라서, 신호 INJ_EN_RT는, 스위치(143)가 개방으로 유지하도록, 시간 T9에서 하이로 전환하지 않고 오히려 로우에서 유지한다. 이에 따라, 검출 윈도우(172) 전체에 걸쳐 SOOS가 하이인 조건에서, 역-위상 조건 검출기 회로(142) 및 스위치(143)는 슬레이브 발진기를 마스터 발진기에 커플링하지 않는다.

도 7은, SOOS가 검출 윈도우(173) 이전에 하강하여 검출 윈도우에 걸쳐 디지털 로직 로우 값에 있는 조건에서 역-위상 조건 검출기 회로(142)의 동작을 예시하는 파형도이다. 시간 T11 이후에, AND 게이트(165)의 3개의 입력 리드들 상에서의 신호들 모두가 디지털 로직 하이 값들인 것은 아니며, 결과적으로 신호 AND_OUT는 시간 T11 이후에 디지털 로직 하이 값이 아니다. 따라서, 신호 INJ_EN_RT는, 스위치(143)가 개방으로 유지하도록, 시간 T12에서 하이로 전환하지 않고 오히려 로우에서 유지한다. 이에 따라, 검출 윈도우(173) 전체에 걸쳐 SOOS가 로우인 조건에서, 역-위상 조건 검출기 회로(142) 및 스위치(143)는 슬레이브 발진기를 마스터 발진기에 커플링하지 않는다.

도 2의 서플라이 센서(124)가 실현될 수 있는 수많은 방식들이 존재한다. 일 예시에서, 서플라이 센서(124)는 클록된(clocked) 디지털 상태 머신에 커플링된 저전력 및 저해상도 아날로그-투-디지털 컨버터(ADC)를 포함한다. 디지털 상태 머신은, ADC의 멀티-비트 출력을 주기적으로 판독하고, ADC 출력의 함수로서 멀티-비트 디지털 신호 DROOP_CODE[N:0]를 결정하여 출력한다. 디지털 상태 머신은 ADC 출력 값들에 간단한 디지털 필터링을 적용할 수 있다. 일 예시에서, VDD_CPU의 제 1 및 제 2 미리결정된 전압들은 CPU(134)와 같은 프로세서에 의해 프로그래밍가능한 소프트웨어이다. 제 1 및 제 2 미리결정된 전압들을 나타내는 멀티-비트 디지털 값들은, 서플라이 센서의 디지털 상태 머신이 이러한 값들을 ADC의 출력과 비교할 수 있도록, 서플라이 센서 내에서의 프로세서-액세스가능한 레지스터들에 저장된다. 스위치(143)는 단일 N-채널 트랜지스터로서, 단일 P-채널 트랜지스터로서, 송신 게이트로서, 또는 3중상태가능한(tristatable) 로직 엘리먼트로서 포함하는 다양한 방식들로 실현될 수 있다. 주입기(144) 및 스위치(143)의 기능은 몇몇 실시예들에서 조합된다.

도 8은 도 2의 시스템(100)의 동작을 예시하는 간략화된 파형도이다. 초기에, 시간의 기간(300) 동안, 슬레이브 발진기는 마스터 발진기에 커플링되고 주입-로킹된다. 신호 INJ_EN_RT는 디지털 로직 하이 값을 갖고, 스위치(143)는 폐쇄 상태에 있다. 이 시간 내내, 서플라이 전압 VDD_CPU는 자신의 허용 범위(301)에 있다. 허용 범위(301)는 최소 전압(302)(예를 들어, 0.975volts)으로부터 최대 전압(303)(예를 들어, 1.0volts)까지 걸쳐있다.

그후, 서플라이 전압 VDD_CPU는 하강하여 허용 범위(301) 미만으로 내려간다. 이는, 소스(135)로부터 증가된 양의 서플라이 전류(174)를 갑자기 끌어오는 프로세서 회로(134) 때문일 수 있다. 서플라이 센서(124)는, VDD_CPU가 자신의 허용 범위 미만으로 떨어지는 것을 검출하고, 이에 응답하여 신호 INJ_EN이 디지털 로직 로우로 디어서트한다. 이러한 액션은 화살표(304)로 나타난다. 로우로 전환하는 신호 INJ_EN은 플립-플롭(162)(도 3 참조)이 비동기적으로 리셋되는 것을 야기한다. 이에 따라, INJ_EN_RT는 로우로 전환한다. 로우로 전환하는 INJ_EN은 화살표(305)로 표시되는, 로우로 전환하는 INJ_EN_RT를 야기한다. 로우로 전환하는 INJ_EN_RT는 스위치(143)가 개방하도록 야기하여, 이에 따라 마스터 발진기로부터 슬레이브 발진기를 디커플링한다.

본 예시에서, 마스터 발진기의 발진 주파수는 860MHz이다. 슬레이브 발진기가 시간 기간(300) 동안 마스터 발진기로 주입-로킹될 때, 슬레이브 발진기는 SLAVE OSC FREQ로 라벨링된 가장 낮은 파형으로 표시된 바와 같이 860MHz의 마스터 발진기의 발진 주파수에서 발진한다. 그러나, 슬레이브 발진기의 자유-구동(free-running) 발진 주파수는 약 800MHz의 더 낮은 주파수가 되도록 형성된다. 슬레이브 발진기가 현재 INJ_EN_RT 전환의 결과로서 마스터 발진기로부터 디커플링되면, 그후 슬레이브 발진기의 발진 주파수는 800MHz의 자신의 자유 구동 주파수로 하강한다. 서플라이 센서(124)는, 슬레이브 발진기의 자유 구동 발진 주파수가, 증가하는 또는 감소하는 VDD_CPU와 비례하여 증가하거나 또는 감소하도록(즉, 슬레이브 발진 주파수가 작은 레이턴시(시간 지연)를 가지고 VDD_CPU를 트래킹하도록), DROOP_CODE[N:0]를 조절한다. 이에 따라, 프로세싱 회로(134)가 클록되는 클록 레이트는, VDD_CPU가 상승하도록 및 하강하도록 변할지라도, 자신의 최대 레이트에 가깝게 유지된다.

특별히 도시된 예시에서, 서플라이 전압 VDD_CPU는, 점진적으로 상승하여, 결국 허용 범위(301) 내에 다시 있게 되는 포인트로 회복한다. 서플라이 센서(124)는 그 허용 범위 내에 있는 VDD_CPU를 검출하고, 이에 응답하여 주입 인에이블 신호 INJ_EN을 디지털 로직 하이로 어서트한다. 서플라이 센서(124)의 이러한 액션은 화살표(306)로 표시된다. 또한, 서플라이 센서(124)는 DROOP_CODE[N:0]를 변화시키는 것을 중지하고, 슬레이브 발진기의 자유 구동 발진 주파수가 마스터 발진기의 발진 주파수보다 약간 낮게 되도록 DROOP_CODE의 값을 남긴다. 도시된 예시에서, 약간 더 낮은 주파수는 820MHz이다. 이 예시에서 슬레이브 발진기의 이러한 820MHz 자유 구동 주파수는, 언로킹에 바로 후속하는 슬레이브 발진기의 800MHz 자유 구동 주파수와 상이하다. 이러한 2개의 발진 주파수들(820MHz 및 800MHz) 사이의 주파수 차이는 DROOP_CODE[N:0]에 의한 서플라이 전류 트랜지스터들(125-126)의 상이한 설정으로 인한 것이다.

신호 INJ_EN이 하이로 전환할 때, 역-위상 조건 검출기 회로(142)는 역-위상 조건을 검출하도록 인에이블된다. 도 8에 도시된 예시에서, 슬레이브 발진기 출력 신호(SOOS)는 다음 검출 윈도우(307) 내에서 하이-투-로우 전환을 갖는다. 따라서, 신호 AND_OUT는 검출 윈도우의 말단에서 하이로 전환하고, INJ_EN_RT는 마스터 발진기 출력 신호(MOOS)의 다음 하강 에지에서 하이로 전환한다. 하이로 전환하는 신호 INJ_EN_RT는 스위치(143)가 시간(312)에 폐쇄하도록 야기하여, 이에 따라 슬레이브 발진기를 마스터 발진기에 커플링한다. 주파수 언더슈트(313)가 발생하고, 그후, 슬레이브 발진기 출력 신호의 주파수가 상승하여 시간(314)까지 860MHz 마스터 발진기 출력 신호에 있게 된다. 슬레이브 발진기는 시간(314)까지 마스터 발진기에 주입-로킹된다. 이에 따라, 슬레이브 발진기를 마스터 발진기로 주입-로킹하는 프로세스는 어떠한 주파수 오버슈트도 없이 발생한다. 그렇지 않고, 동위상 조건에서 슬레이브 발진기가 마스터 발진기에 재커플링되었다면, 발생했었을 주파수 오버슈트는 발생하지 않는다. 도 8에서, 참조 수치(308)는, 슬레이브 발진기가 마스터 발진기로부터 언로킹되는 동안의 시간을 표시한다. 참조 수치(309)는, 슬레이브 발진기가 마스터 발진기로 다시 주입-로킹되는 동안의 후속 시간을 표시한다.

도 9는, 마스터 발진기에 슬레이브 발진기를 커플링하는 것에 응답하여 슬레이브 발진기 출력 신호의 발진 주파수가 어떻게 변화하는지를 예시하는 도면이다. 라인(311)은 도 2의 시스템(100)에서 슬레이브 발진기 출력 신호의 발진 주파수를 나타낸다. 스위치가 폐쇄되는 시간(312)에서, 슬레이브 발진기 출력 신호의 주파수는 마스터 발진기 출력 신호의 860MHz 발진 주파수보다 오직 약간 더(약 40MHz 더) 낮다. DROOP_CODE[N:0]는, 이러한 경우가 되도록, 설정된다. 스위치가 폐쇄된 후, 주파수 언더슈트 조건(313)이 존재한다. 다음으로, 슬레이브 발진기 출력 신호의 주파수는 예시된 바와 같이 상승하여, 어떠한 오버슈트도 없이 마스터 발진기의 860MHz 발진 주파수로 안정된다. 시간(314)에서, 슬레이브 발진기는 마스터 발진기에 로킹되는 것으로 지칭된다. CPU(134)를 클로킹할 때, 슬레이브 발진기 출력 신호가 이용되는 것으로 인해, 주파수 언더슈트 조건(313)은 허용가능하며 클로킹되고 있는 회로에서 오동작을 야기하지 않는다. 다른 한편으로, 주파수 오버슈트는 오동작을 야기했을 수도 있다. 라인(315)은, 동위상 조건에서 슬레이브 발진기가 마스터 발진기에 재커플링되었다면 슬레이브 발진기 출력 신호의 발진 주파수가 어떻게 변화되었을지를 나타낸다. 스위치의 폐쇄 이후에, 주파수 오버슈트 조건(316)이 발생했었을 것이다. 그후, 슬레이브 발진기 출력 신호의 주파수가 마스터 발진기 출력 신호의 주파수로 하향 안정되었을 것이다.

도 2의 시스템(100)은 몇몇 방식들에서의 종래의 주입-로킹된 발진기와는 상이하다. 먼저, 종래의 주입-로킹된 발진기에서, 언로킹 기간 동안 슬레이브 발진기의 자유 구동 주파수를 조절하는 어떠한 DROOP_CODE[N:0]도 존재하지 않는다. 이에 따라, 종래의 ILO에서의 슬레이브 발진기의 발진 주파수는, 재로킹이 개시되는 때에 마스터 발진기의 발진 주파수와는 실질적으로 상이할 수 있다. 다른 한편으로, 도 2의 시스템(100)에서, 슬레이브 발진기의 자유 구동 발진 주파수는 언로킹 기간 동안 조절된다. 또한, 이는, 슬레이브 발진기가 마스터 발진기에 재커플링되는 때 마스터 발진기 출력 신호의 발진 주파수의 오직 약간 미만(예를 들어, 40MHz 또는 그 미만)이 되도록, 설정된다. 두 번째로, 종래의 주입-로킹된 발진기에서는, 슬레이브 발진기는 동위상 조건 동안 마스터 발진기에 재커플링될 수 있어서, 슬레이브 발진 주파수에서 주파수 오버슈트가 발생한다. 다른 한편으로, 도 2의 시스템(100)에서, 주입 로킹 제어 회로(123)는 동위상 조건에서 슬레이브 발진기를 마스터 발진기에 재커플링하지 않아서, 그렇지 않았더라면 동위상 재커플링에 의해 야기되었을 수도 있는 임의의 주파수 오버슈트들이 회피된다.

도 10은 하나의 신규의 양상에 따른 방법(400)의 흐름도이다. 초기에(단계 401), 마스터 발진기 및 슬레이브 발진기는, 슬레이브 발진기가 마스터 발진기에 커플링되고 주입-로킹되도록, 동작된다. 슬레이브 발진기 출력 신호는 CPU를 클록하는데 이용된다(단계 402). 슬레이브 발진기 출력 신호는 직접적으로 또는 다른 회로를 통해서 간접적으로 CPU를 클록할 수 있다. CPU는 서플라이 전압을 통해 전력공급된다. 도 2의 예시에서, 서플라이 전압은 소스(135)에 의해 CPU(134)로 공급되는 VDD_CPU이다. 다음으로, 서플라이 전압의 낮은 서플라이 전압 조건이 검출된다(단계 403). 도 2의 예시에서, 서플라이 센서(124)는 낮은 서플라이 전압 조건을 검출하고, 이에 응답하여 신호 INJ_EN을 디지털 로직 로우 레벨로 디어서트한다. 낮은 서플라이 전압 조건의 검출에 응답하여, 슬레이브 발진기는, 슬레이브 발진기가 마스터 발진기에 더 이상 주입-로킹되지 않도록, 그리고 디커플링의 결과로서 슬레이브 발진기 출력 신호의 발진 주파수가 감소되도록, 마스터 발진기로부터 디커플링된다(단계 404). 도 2의 예시에서, 슬레이브 발진기의 발진 주파수는, 슬레이브 발진기의 자유 구동 발진 주파수가 마스터 발진기의 발진 주파수보다 낮기 때문에, 감소된다. 마스터 발진기로부터 디커플링되는 슬레이브 발진기를 통해서, 자유 구동 슬레이브 발진기의 발진 주파수는 서플라이 전압의 크기의 함수로서 조절된다(단계 406). 도 2의 예시에서, 자유 구동 슬레이브 발진기의 발진 주파수가 VDD_CPU의 크기에 비례하여 변화하도록, 멀티-비트 디지털 값 DROOP_CODE[N:0]가 조절된다. 다음으로, 로우 서플라이 전압 조건이 더 이상 존재하지 않는 것으로 검출된다(단계 406). 도 2의 예시에서, 이러한 검출은 서플라이 센서(124)에 의해 행해진다. 서플라이 센서(124)가 낮은 서플라이 전압 조건이 더 이상 존재하지 않는 것으로 검출할 때, 서플라이 센서(124)는 신호 INJ_EN을 디지털 로직 하이 값으로 어서트한다. 그후, 마스터 발진기 출력 신호와 슬레이브 발진기 출력 신호 사이의 역-위상 조건이 검출된다(단계 407). 도 2의 예시에서, 스위치(143)는, 이러한 검출이 발생할 때까지, 자신의 개방 상태에서 유지된다. 역-위상 조건의 검출에 응답하여, 슬레이브 발진기가 마스터 발진기에 주입-로킹하게 되도록 그리고 슬레이브 발진기 출력 신호의 주파수 오버슈트가 실질적으로 존재하지 않게 되도록, 슬레이브 발진기는 마스터 발진기에 다시 커플링된다(단계 408).

임의의 특정 실시예들이 교육적 목적들로 위에 설명되었지만, 본 특허 문헌의 교시들은 일반적인 적용 가능성을 갖고 위에 설명된 특정 실시예들로 제한되지 않는다. 언로킹 조건 검출기 회로가 서플라이 센서인 특정 예시가 앞서 설명되지만, 언로킹 조건 검출기 회로는 서플라이 전압의 낮은 전압 조건들에 더해 및/또는 그 이외에 다른 유형들의 언로킹 조건들을 검출하는 다른 유형의 언로킹 조건 검출기 회로일 수 있다. 단일 디지털 신호가 로킹 신호로서 앞서 설명되지만, 주입 로킹 제어 회로에 공급되는 것으로서 로킹하고 그리고 언로킹하도록 하는 명령은 다른 형태들을 취할 수 있다. 주입 로킹 제어 회로는 마스터 및 슬레이브 출력 신호들 그 자체들을 수신함으로써 마스터 발진기 출력 신호와 슬레이브 발진기 출력 신호 사이의 역-위상 조건을 검출할 필요가 없지만, 오히려 주입 로킹 제어 회로는 다른 신호들을 통해서 (예를 들어, 마스터 및 슬레이브 발진기 출력 신호들의 버퍼링된 버전들로부터) 간접적으로 마스터 발진기 출력 신호와 슬레이브 출력 신호 사이의 역-위상 조건을 검출할 수 있다. 따라서, 설명된 특정 실시예들의 다양한 특징들의 다양한 수정들, 적응들 및 결합들은 아래에 제시된 청구항들의 범위에서 벗어나지 않고 실시될 수 있다.

Claims

방법으로서,
(a) 슬레이브 발진기가 마스터 발진기에 주입-로킹되도록, 상기 마스터 발진기 및 상기 슬레이브 발진기를 동작시키는 단계;
(b) 상기 슬레이브 발진기가 더 이상 상기 마스터 발진기에 주입-로킹되지 않도록, 상기 마스터 발진기로부터 상기 슬레이브 발진기를 디커플링(decoupling)하는 단계;
(c) 상기 마스터 발진기에 의해 출력된 마스터 발진기 출력 신호와 상기 슬레이브 발진기에 의해 출력된 슬레이브 발진기 출력 신호 사이의 역-위상(opposite-phase) 조건을 검출하는 단계; 및
(d) 상기 (c)의 검출하는 단계에 응답하여, 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹하게 되도록, 상기 슬레이브 발진기를 상기 마스터 발진기에 커플링하는 단계를 포함하는,
방법.
제 1 항에 있어서,
상기 (c)의 검출하는 단계는, 상기 슬레이브 발진기 출력 신호의 에지가 상기 마스터 발진기 출력 신호의 에지의 미리결정된 시간 내에 포함되는지 여부를 나타내는 신호를 생성하는 단계를 수반하는,
방법.
제 1 항에 있어서,
상기 (c)의 검출하는 단계는, 상기 슬레이브 발진기 출력 신호의 하강 에지(falling edge)가 상기 마스터 발진기 출력 신호의 상승 에지(rising edge)의 미리결정된 시간 내에 포함되는지 여부를 나타내는 신호를 생성하는 단계를 수반하는,
방법.
제 3 항에 있어서,
상기 미리결정된 시간은 디지털 회로를 관통하는 디지털 신호의 전파 지연(propagation delay)인,
방법.
제 1 항에 있어서,
상기 (b)의 디커플링하는 단계 이후 그리고 상기 (d)의 커플링하는 단계 이전에, 상기 슬레이브 발진기의 발진 주파수를 조절하는 단계를 더 포함하는,
방법.
제 5 항에 있어서,
상기 조절하는 단계는, 상기 슬레이브 발진기에 공급된 서플라이 전류를 조절하는 단계를 수반하는,
방법.
제 1 항에 있어서,
서플라이 전압의 조건을 검출하고, 상기 검출에 응답하여 상기 (b)의 디커플링하는 단계가 발생하도록 야기하는 단계를 더 포함하는,
방법.
제 7 항에 있어서,
상기 슬레이브 발진기 출력 신호를 프로세서에 공급하는 단계; 및
상기 서플라이 전압을 상기 프로세서에 공급하는 단계를 더 포함하는,
방법.
제 1 항에 있어서,
상기 (d)의 커플링 단계는, 상기 마스터 발진기의 출력 노드를 주입기 회로 및 스위치를 통해서 상기 슬레이브 발진기의 입력 노드에 커플링하는 단계를 수반하고,
상기 스위치는, 상기 슬레이브 발진기가 상기 (d)에서 상기 마스터 발진기에 커플링될 때, 폐쇄되고,
상기 스위치는, 상기 슬레이브 발진기가 상기 (b)에서 상기 마스터 발진기로부터 디커플링될 때, 개방되는,
방법.
제 1 항에 있어서,
상기 슬레이브 발진기 출력 신호는, 상기 슬레이브 발진기가 발진할 때, 상기 슬레이브 발진기의 입력 노드 상에 있는 신호이고,
상기 마스터 발진기의 출력 노드는, 상기 슬레이브 발진기가 상기 (d)에서 상기 마스터 발진기에 커플링될 때, 상기 슬레이브 발진기의 상기 입력 노드에 커플링되는,
방법.
장치로서,
마스터 발진기 출력 신호를 출력하는 마스터 발진기;
슬레이브 발진기 출력 신호를 출력하는 슬레이브 발진기; 및
상기 마스터 발진기 출력 신호와 상기 슬레이브 발진기 출력 신호 사이의 역-위상 조건을 검출하고, 상기 역-위상 조건의 검출에 응답하여 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹하게 되도록 상기 슬레이브 발진기를 상기 마스터 발진기에 커플링하는 주입 로킹 제어 회로를 포함하는,
장치.
제 11 항에 있어서,
상기 역-위상 조건은, 상기 슬레이브 발진기 출력 신호의 에지가 상기 마스터 발진기 출력 신호의 미리결정된 시간 내에 발생하는 조건이고,
상기 슬레이브 발진기 출력 신호의 에지는 상기 마스터 발진기 출력 신호의 에지에 역-위상인,
장치.
제 11 항에 있어서,
상기 주입 로킹 제어 회로는:
스위치 ― 상기 스위치를 통해서, 상기 슬레이브 발진기가 상기 마스터 발진기에 커플링될 수 있음 ― ; 및
상기 스위치에 제어 신호를 공급하는 역-위상 조건 검출기 회로 ― 상기 역-위상 조건 검출기 회로는 상기 역-위상 조건을 검출하고 이에 응답하여 상기 제어 신호를 어서트(assert)함 ― 를 포함하는,
장치.
제 11 항에 있어서,
상기 주입 로킹 제어 회로는:
상기 마스터 발진기로부터 상기 마스터 발진기 출력 신호를 수신하도록 커플링된 주입기;
상기 주입기의 출력 노드를 상기 슬레이브 발진기의 입력 노드에 커플링하도록 제어가능한 스위치; 및
상기 스위치에 제어 신호를 공급하는 역-위상 조건 검출기 회로를 포함하는,
장치.
제 11 항에 있어서,
언로킹 조건을 검출하고, 상기 언로킹 조건을 검출하는 것에 응답하여 로킹 신호를 디어서트(deassert)하는 언로킹 조건 검출기 회로를 더 포함하고,
상기 로킹 신호는 상기 주입 로킹 제어 회로에 공급되는,
장치.
제 15 항에 있어서,
상기 언로킹 조건 검출기 회로는 서플라이 전압의 낮은 전압 조건을 검출하고,
상기 서플라이 전압은 프로세서에 공급되는 서플라이 전압인,
장치.
제 15 항에 있어서,
일정 시간의 기간(a period of time) 동안, 상기 슬레이브 발진기는 상기 마스터 발진기에 주입-로킹되지 않고,
상기 언로킹 조건 검출기 회로는 상기 시간의 기간 동안 상기 슬레이브 발진기의 발진 주파수를 조절하는,
장치.
제 11 항에 있어서,
상기 슬레이브 발진기 출력 신호에 의해 클록되는 프로세서를 더 포함하는,
장치.
제 11 항에 있어서,
상기 주입 로킹 제어 회로는, 로킹 신호를 수신하고, 상기 로킹 신호의 디어서팅에 응답하여 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹되지 않도록 상기 슬레이브 발진기를 상기 마스터 발진기로부터 디커플링하도록 야기하고,
다음으로, 상기 주입 로킹 제어 회로는, 상기 로킹 신호가 어서팅될 때까지 상기 슬레이브 발진기가 상기 마스터 발진기로부터 디커플링된 채로 유지하는,
장치.
제 11 항에 있어서,
멀티-비트 디지털 제어 신호를 출력하는 서플라이 센서를 더 포함하고,
상기 멀티-비트 디지털 제어 신호는, 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹되지 않은 시간 기간 동안 상기 슬레이브 발진기의 발진 주파수가 조절되도록 야기하는,
장치.
장치로서,
마스터 발진기 출력 신호를 출력하도록 구성된 마스터 발진기;
슬레이브 발진기 출력 신호를 출력하도록 구성된 슬레이브 발진기; 및
상기 마스터 발진기 출력 신호와 상기 슬레이브 발진기 출력 신호 사이에서 역-위상 조건을 검출하고, 상기 역-위상 조건의 검출에 응답하여 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹하게 되도록 상기 슬레이브 발진기를 상기 마스터 발진기에 커플링하도록 구성된 주입 로킹 제어 회로를 포함하는,
장치.
장치로서,
마스터 발진기;
슬레이브 발진기; 및
상기 마스터 발진기에 의해 출력된 마스터 발진기 출력 신호와 상기 슬레이브 발진기에 의해 출력된 슬레이브 발진기 출력 신호 사이의 역-위상 조건을 검출하고, 또한 상기 검출에 응답하여 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹하게 되도록 상기 슬레이브 발진기를 상기 마스터 발진기에 커플링하기 위한 수단을 포함하는,
장치.
제 22 항에 있어서,
상기 수단은 또한, 로킹 신호의 디어서팅에 응답하여 상기 마스터 발진기로부터 상기 슬레이브 발진기를 디커플링하기 위한 것이고,
상기 수단은 또한, 상기 로킹 신호가 디어서팅되는 동안 상기 슬레이브 발진기가 상기 마스터 발진기로부터 디커플링된 채로 유지하기 위한 것이며,
상기 수단은 오직, 상기 로킹 신호가 어서팅되는 시간 동안 상기 슬레이브 발진기를 상기 마스터 발진기로 커플링하는,
장치.
제 22 항에 있어서,
상기 수단은 또한 상기 슬레이브 발진기가 상기 마스터 발진기에 주입-로킹되지 않은 일정 시간의 기간 동안 상기 슬레이브 발진기의 발진 주파수를 조절하기 위한 것인,
장치.
제 22 항에 있어서,
상기 슬레이브 발진기 출력 신호에 의해 클록되는 프로세서를 더 포함하는,
장치.
제 22 항에 있어서,
상기 검출하기 위한 수단은, 주입기, 스위치, 역-위상 조건 검출기 회로 및 언로킹 조건 검출기 회로를 포함하고,
상기 스위치는 상기 주입기의 출력 노드를 상기 슬레이브 발진기의 입력 노드에 커플링하도록 상기 역-위상 조건 검출기 회로에 의해 제어가능하고,
상기 언로킹 조건 검출기 회로는 상기 역-위상 조건 검출기 회로에 로킹 신호를 공급하는,
장치.