CN108631774A - 锁相环及其启动电路、启动方法 - Google Patents

Abstract

一种锁相环及其启动电路、启动方法。所述锁相环启动电路包括：信号转换电路，适于将所述时钟信号输出端输入的两个反相时钟信号转化为电压信号；稳压电路，适于对所述信号转换电路输出的电压信号进行稳压；控制电路，适于在所述稳压信号的电压大于预设控制电压阈值时，输出锁相环启动控制信号；缓冲器，适于对所述锁相环启动控制信号进行缓冲，输出锁相环启动信号；迟滞电路，与所述缓冲器及所述控制电路耦接，适于在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。应用上述方案，可以减少电路中引入的与频率相关的噪声。

Description

锁相环及其启动电路、启动方法

技术领域

本发明涉及锁相环技术领域，具体涉及一种锁相环及其启动电路、启动方法。

背景技术

锁相环(phase locked loop)，即锁定相位的环路，利用外部输入的参考信号来控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。

随着锁相环应用范围的扩大，对锁相环锁定时间的要求越来越高。通常情况下，在环路工作开始时，可以通过将振荡器频率快速预设为目标频率附近，来减小锁相环锁定时间，因此锁相环中，与振荡器频率相关的锁相环启动电路的设计尤为重要。

现有的锁相环启动电路，会在电路节点处引入与振荡器频率相关的噪声，影响锁相环后续电路的使用。

发明内容

本发明解决的技术问题是如何减少电路中引入的与频率相关的噪声。

为解决上述技术问题，本发明实施例提供一种锁相环启动电路，所述锁相环启动电路包括：信号转换电路，与时钟信号输出端耦接，适于将所述时钟信号输出端输入的两个反相时钟信号转化为电压信号；稳压电路，与所述信号转换电路耦接，适于对所述信号转换电路输出的电压信号进行稳压，得到稳压信号；控制电路，与所述稳压电路耦接，适于在所述稳压信号的电压大于预设控制电压阈值时，输出锁相环启动控制信号；缓冲器，与所述控制电路耦接，适于对所述锁相环启动控制信号进行缓冲，输出锁相环启动信号；迟滞电路，与所述缓冲器及所述控制电路耦接，适于在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。

可选地，所述控制电路包括：第一开关，包括：控制端、第一端及第二端，其中：控制端与所述稳压电路耦接，第一端与电源电压端耦接；第一电阻，一端与所述第一开关的第二端耦接，另一端接地。

可选地，所述第一开关为PMOS管；所述PMOS管的栅极与所述稳压电路耦接，源极与电源电压端耦接，漏极与所述第一电阻耦接。

可选地，所述缓冲器为反相器，所述反相器的输入端与所述PMOS管的漏极耦接。

可选地，所述迟滞电路包括：第二电阻，与所述PMOS管的漏极耦接；第一NMOS管，栅极与所述缓冲器的输出端耦接，漏极与所述第二电阻耦接，源极接地。

可选地，所述迟滞电路对所述锁相环启动控制信号电压的拉高速度与所述第二电阻的阻值正相关。

可选地，所述稳压电路为滤波器。

可选地，所述信号转换电路包括：第三电阻，第二NMOS管、第三NMOS管及第一电容，其中：所述第三电阻，一端与电源电压端耦接，另一端与所述第二NMOS管的漏极耦接；所述第二NMOS管，栅极与第一时钟信号输出端耦接，源极与所述第三NMOS管的漏极耦接；所述第三NMOS管，栅极与第二时钟信号输出端耦接，源极接地；所述第一电容，一端与所述第三NMOS管的漏极耦接，另一端接地。

本发明实施例还提供了一种锁相环，所述锁相环包括上述的锁相环启动电路。

本发明实施例还提供了一种锁相环的启动方法，所述方法包括：

由信号转换电路将输入的两个反相时钟信号转化为电压信号；

由稳压电路对所述电压信号进行稳压，得到稳压信号；

在所述稳压信号的电压大于预设控制电压阈值时，由控制电路基于稳压信号所述产生锁相环启动控制信号；

由缓冲电路对所述锁相环启动控制信号进行缓冲，产生锁相环启动信号；

在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，由迟滞电路加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

采用上述方案，通过在控制电路与缓冲器之间设置迟滞电路，由于迟滞电路可以在所述锁相环启动控制信号的电压位于缓冲器阈值电压范围时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压的上限，因此可以避免所述锁相环启动控制信号的电压处于所述缓冲器阈值电压附近，由此可以减少电路中引入的与频率相关的噪声，进而减小对锁相环后续电路的影响。

附图说明

图1是一种锁相环启动电路的结构示意图；

图2是本发明实施例提供的一种锁相环启动电路的结构示意图；

图3是本发明实施例提供的一种锁相环启动电路的电路结构示意图；

图4是无迟滞电路的锁相环启动电路中，缓冲器输入端电位VQ及输出端电位VQB随时间变化的曲线示意图；

图5是有迟滞电路的锁相环启动电路中，缓冲器输入端电位VQ及输出端电位VQB随时间变化的曲线示意图；

图6是本发明实施例提供的一种锁相环的启动方法的流程图。

具体实施方式

图1为一种锁相环启动电路的结构示意图。参照图1，所述锁相环启动电路可以包括：

信号转换电路11，适于将所述时钟信号输出端输入的两个反相时钟信号转化为电压信号；

稳压电路12，适于对所述信号转换电路11输出的电压信号进行稳压，得到稳压信号；

控制电路13，适于在所述稳压信号的电压大于预设控制电压阈值时，输出锁相环启动控制信号；

缓冲器14，与所述控制电路耦接，适于对所述锁相环启动控制信号进行缓冲，输出锁相环启动信号。

在实际应用中，缓冲器14可以和与非门15的一输入端耦接，与非门15的另一输入端适于输入启动控制指令START_UP，在启动控制指令START_UP的控制下，与非门15的输出信号START_UP_DONE输入至锁相环的其它电路中。

然而，在上述锁相环启动电路中，锁相环启动控制信号与频率相关，因此，在控制电路13的输出端难免引入与频率相关的较小扰动。作为缓冲器14的反相器在阈值电压附近的增益较大，故锁相环启动控制信号电位处于反相器阈值电压附近时，所引入的较小扰动有可能被放大传输到后续电路，对后续电路造成影响。

针对上述问题，本发明实施例提供了一种锁相环启动电路，在控制电路与缓冲器之间设置有迟滞电路，由于迟滞电路可以在所述锁相环启动控制信号的电压位于缓冲器阈值电压范围时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压的上限，由此可以减少电路中引入的与频率相关的噪声，进而减小对锁相环后续电路的影响。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

参照图2，本发明实施例提供了一种锁相环启动电路，所述锁相环启动电路可以包括：

信号转换电路21，与时钟信号输出端耦接，适于将所述时钟信号输出端输入的两个反相时钟信号CLK及CLK_转化为电压信号VOUT；

稳压电路22，与所述信号转换电路21耦接，适于对所述信号转换电路21输出的电压信号VOUT进行稳压，得到稳压信号VC；

控制电路23，与所述稳压电路22耦接，适于在所述稳压信号VC的电压大于预设控制电压阈值时，输出锁相环启动控制信号Q；

缓冲器24，与所述控制电路23耦接，适于对所述锁相环启动控制信号Q进行缓冲，输出锁相环启动信号QB；

迟滞电路25，与所述缓冲器24及控制电路23耦接，适于在所述锁相环启动控制信号的电压Q处于缓冲器阈值电压区间时，加快所述锁相环启动控制信号Q电压的拉高速度，至所述锁相环启动控制信号Q电压大于所述缓冲器阈值电压区间的上限。

由于迟滞电路25可以在所述锁相环启动控制信号的电压Q处于缓冲器阈值电压区间时，加快所述锁相环启动控制信号Q的电压的拉高速度，至所述锁相环启动控制信号Q的电压大于所述缓冲器阈值电压区间的上限，由此可以减少电路中引入的与频率相关的噪声，进而减小对锁相环后续电路的影响。

在具体实施中，参照图3，所述信号转换电路21包括：第三电阻R1、第二NMOS管MN1、第三NMOS管MN2及第一电容C1，其中：

所述第三电阻R1，一端与电源电压端VDD耦接，另一端与所述第二NMOS管MN1的漏极耦接；

所述第二NMOS管MN1，栅极与第一时钟信号输出端耦接，源极与所述第三NMOS管MN2的漏极耦接；

所述第三NMOS管MN2，栅极与第二时钟信号输出端耦接，源极接地；

所述第一电容C1，一端与所述第三NMOS管MN2的漏极耦接，另一端接地。

第一时钟信号输出端输出的时钟信号CLK，以及第二时钟信号输出端输出的时钟信号CLK_，通常来自于振荡器，并且互为反相信号。每当时钟信号CLK经历一个周期的反转，信号转换电路21都会重复充电和放电的动作。当时钟信号CLK为高电平时，第二NMOS管MN1导通，锁相环启动电路通过路径VDD→R1→MN1，对第一电容C1充电。假设第二NMOS管MN1的导通电阻为RON，此时信号转换电路21的充电时间常数为(R1+RON)*C1。当时钟信号CLK为低电平时，第三NMOS管MN2导通，锁相环启动电路通过路径C1→MN2进行放电，此时信号转换电路21的放电时间常数为RON*C1。信号转换电路21的放电时间常数小于充电时间常数，故电压信号VOUT的电压会随着频率的增加而下降，此时时钟信号CLK的频率、信号转换电路21的充放电次数及(VDD-VOUT)之间成正比例关系，即f(CLK)∝充放电次数∝(VDD-VOUT)，从而实现频率到电压的转化。其中VDD-VOUT为电源电压与电压信号VOUT之间的电压差。

在具体实施中，由于电压信号VOUT通常带有很大的纹波，因此可以由稳压电路22将电压信号VOUT转化为较为平稳的电压信号。在本发明的一实施例中，参照图3，稳压电路22可以为由第四电阻R2及第二电容C2构成的滤波器。电压信号VOUT经稳压电路22后，得到平稳的电压信号VC。

在具体实施中，参照图3，所述控制电路23可以包括：

第一开关MP1，包括：控制端、第一端及第二端，其中：控制端与所述稳压电路22耦接，第一端与电源电压端VDD耦接；

第一电阻R3，一端与所述第一开关MP1的第二端耦接，另一端接地。

在具体实施中，所述第一开关MP1可以为PMOS管，所述PMOS管的栅极与所述稳压电路22耦接，源极与电源电压端VDD耦接，漏极与所述第一电阻R3耦接。此时，所述预设控制电压阈值可以为PMOS管的阈值电压。

当时钟信号CLK频率足够高，使得电压信号VC的值小于PMOS管的阈值电压时，PMOS管开启，进而可以输出锁相环启动控制信号Q。

在具体实施中，参照图3，所述缓冲器24可以为反相器，所述反相器的输入端与所述PMOS管的漏极耦接。当然，所述缓冲器24也可以为其它电路结构，只要能够对所述锁相环启动控制信号进行缓冲，输出符合要求的锁相环启动信号即可，具体不作限制。

在本发明的一实施例中，参照图3，所述迟滞电路25可以包括：

第二电阻R4，与所述PMOS管的漏极耦接；

第一NMOS管MN3，栅极与所述缓冲器24的输出端耦接，漏极与所述第二电阻R4耦接，源极接地。

在具体实施中，PMOS管MP1未开启时，控制电路23输出端电位为低，反相器24输出端电位为高，第一NMOS管MN3开启，此时控制电路23输出端到地的电阻为第一电阻R3与第二电阻R4并联后的阻值，即R3//R4，阻值较小。当PMOS管MP1开启时，控制电路23输出端电位由低升高，一旦控制电路23输出端电位大于反相器24的阈值电压，反相器24触发，反相器24输出端电位被拉低，第一NMOS管MN3关闭，控制电路23输出端到地的电阻变成R3。由于(R3//R4)<R3，故在控制电路23输出端电位变高、第一NMOS管MN3关闭后，控制电路23输出端电位迅速将被拉高到远离反相器24阈值电压区间的上限，从而避免了控制电路23输出端有可能存在的小扰动在反相器24阈值电压附近被放大。

在具体实施中，所述反相器24阈值电压区间可以根据实际扰动引入情况进行设置。比如，所述反相器24阈值电压为2V时，对应的阈值电压区间可以为[1.8V，2.2V]。当控制电路23输出端电位处于[1.8V，2.2V]时，则对控制电路23输出的锁相环启动控制信号Q的电位进行拉高。

图4为无迟滞电路的锁相环启动电路中，缓冲器输入端电位VQ及输出端电位VQB随时间变化的曲线示意图。图5为有迟滞电路的锁相环启动电路中，缓冲器输入端电位VQ及输出端电位VQB随时间变化的曲线示意图。

从图4及图5中可以看出，缓冲器在VQ＝590mv时触发。如图4所示，在无迟滞电路的锁相环启动电路中，VQ由590mv升高到1v需要230.6-203.9＝26.7ns的时长。如图5所示，在有迟滞电路的锁相环启动电路中，VQ由590mv升高到1v需要230.7-218.2＝12.5ns的时长。将图4与图5对比可知，在缓冲器翻转瞬间，迟滞电路可以将VQ迅速拉高到远离反相器的阈值电压，从而避免了缓冲器输入端有可能存在的小扰动在反相器阈值电压附近被放大。

由上述内容可知，本发明实施例中的迟滞电路，可以在所述锁相环启动控制信号的电压位于缓冲器阈值电压范围时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压的上限，由此可以减少电路中引入的与频率相关的噪声，进而减小对锁相环后续电路的影响。

本发明实施例还提供了一种锁相环，所述锁相环可以包括上述实施例中的锁相环启动电路。由所述锁相环启动电路产生锁相环启动信号，以启动后续电路。

在具体实施中，参照图2，还可以将锁相环启动信号输入与非门26，与非门26的另一输入端输入启动控制指令START_UP，进而在启动控制指令START_UP的控制下输出信号START_UP_DONE，信号START_UP_DONE可以用于启动后续电路。

参照图6，本发明实施例还提供了一种锁相环的启动方法。具体地，所述方法可以包括如下步骤：

步骤61，由信号转换电路将输入的两个反相时钟信号转化为电压信号；

步骤62，由稳压电路对所述电压信号进行稳压，得到稳压信号；

步骤63，在所述稳压信号的电压大于预设控制电压阈值时，由控制电路基于稳压信号所述产生锁相环启动控制信号；

步骤64，由缓冲电路对所述锁相环启动控制信号进行缓冲，产生锁相环启动信号；

步骤65，在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，由迟滞电路加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。

关于上述步骤61至65，具体可以参照上述关于锁相环启动电路的描述，进行实施，此处不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种锁相环启动电路，其特征在于，包括：

信号转换电路，与时钟信号输出端耦接，适于将所述时钟信号输出端输入的两个反相时钟信号转化为电压信号；

稳压电路，与所述信号转换电路耦接，适于对所述信号转换电路输出的电压信号进行稳压，得到稳压信号；

控制电路，与所述稳压电路耦接，适于在所述稳压信号的电压大于预设控制电压阈值时，输出锁相环启动控制信号；

缓冲器，与所述控制电路耦接，适于对所述锁相环启动控制信号进行缓冲，输出锁相环启动信号；

迟滞电路，与所述缓冲器及所述控制电路耦接，适于在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。

2.如权利要求1所述的锁相环启动电路，其特征在于，所述控制电路包括：

第一开关，包括：控制端、第一端及第二端，其中：控制端与所述稳压电路耦接，第一端与电源电压端耦接；

第一电阻，一端与所述第一开关的第二端耦接，另一端接地。

3.如权利要求2所述的锁相环启动电路，其特征在于，所述第一开关为PMOS管；所述PMOS管的栅极与所述稳压电路耦接，源极与电源电压端耦接，漏极与所述第一电阻耦接。

4.如权利要求3所述的锁相环启动电路，其特征在于，所述缓冲器为反相器，所述反相器的输入端与所述PMOS管的漏极耦接。

5.如权利要求4所述的锁相环启动电路，其特征在于，所述迟滞电路包括：

第二电阻，与所述PMOS管的漏极耦接；

第一NMOS管，栅极与所述缓冲器的输出端耦接，漏极与所述第二电阻耦接，源极接地。

6.如权利要求5所述的锁相环启动电路，其特征在于，所述迟滞电路对所述锁相环启动控制信号电压的拉高速度与所述第二电阻的阻值正相关。

7.如权利要求2所述的锁相环启动电路，其特征在于，所述稳压电路为滤波器。

8.如权利要求1～7任一项所述的锁相环启动电路，其特征在于，所述信号转换电路包括：第三电阻，第二NMOS管、第三NMOS管及第一电容，其中：

所述第三电阻，一端与电源电压端耦接，另一端与所述第二NMOS管的漏极耦接；

所述第二NMOS管，栅极与第一时钟信号输出端耦接，源极与所述第三NMOS管的漏极耦接；

所述第三NMOS管，栅极与第二时钟信号输出端耦接，源极接地；

所述第一电容，一端与所述第三NMOS管的漏极耦接，另一端接地。

9.一种锁相环，其特征在于，包括权利要求1～8任一项所述的锁相环启动电路。

10.一种锁相环的启动方法，其特征在于，包括：

由信号转换电路将输入的两个反相时钟信号转化为电压信号；

由稳压电路对所述电压信号进行稳压，得到稳压信号；

在所述稳压信号的电压大于预设控制电压阈值时，由控制电路基于稳压信号所述产生锁相环启动控制信号；

由缓冲电路对所述锁相环启动控制信号进行缓冲，产生锁相环启动信号；

在所述锁相环启动控制信号的电压处于缓冲器阈值电压区间时，由迟滞电路加快所述锁相环启动控制信号电压的拉高速度，至所述锁相环启动控制信号电压大于所述缓冲器阈值电压区间的上限。