CN111510130B - 一种能够用于同步cot模式开关电源开关频率的锁相环电路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 230000001360 synchronised effect Effects 0.000 claims abstract description 38
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 230000009471 action Effects 0.000 abstract description 7
- 230000008859 change Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000005070 sampling Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 230000001052 transient effect Effects 0.000 description 8
- 101100152598 Arabidopsis thaliana CYP73A5 gene Proteins 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000009191 jumping Effects 0.000 description 5
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 2
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 101710108846 Eukaryotic peptide chain release factor GTP-binding subunit Proteins 0.000 description 1
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 1
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 1
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
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Abstract
一种能够用于同步COT模式开关电源开关频率的锁相环电路，通过使能逻辑模块在检测到外部同步时钟存在时使能锁相环电路，否则关闭锁相环电路防止误触发；利用鉴相器检测外部同步时钟和开关信号的相位差，并将误差信息通过低通滤波器反映到滤波电容电压上，包含鉴相信息的滤波电容电压再通过电压‑电流转换模块转换成电流信息，与包含开关电源输入电压信息的电流叠加后为计时电容充电来调整导通时间，从而调整开关电源的开关动作使得其与外部同步时钟的上升沿重合，达到外部时钟频率与内部开关频率相同的目的。本发明提出的锁相环电路在开关电源输入电压发生跳变时能够通过直接采样输入电压的信息来快速改变计时电容的充电电流，提高了锁频速度。
Description
技术领域
本发明属于电子电路技术领域，涉及一种锁相环电路，能够用于根据外部同步时钟来同步COT模式开关电源的开关频率。
背景技术
随着电子技术的快速发展，电子设备需要开关电源(DC/DC)在各种负载条件下均具有良好的效率以及快速的瞬态响应能力。传统的PWM控制方式难以满足点式负载(POL)对于电源性能的要求，恒定导通时间(Constant On Time，COT)控制方式以其出色的瞬态响应能力和较高的轻载效率在工业界得到了广泛的应用。传统COT控制方式的开关频率会随着占空比变化等因素漂移，这会给功率级的参数设计带来困难。目前工业界的普遍做法采用伪恒频技术来确定COT控制模式的开关频率，然而伪恒频技术无法消除功率级寄生参数等因素引起的频率变化，学术界提出了一些伪恒频技术的改进方案，进一步提高了COT控制方式开关频率的稳定性。但是如果要更加精确地控制COT模式的开关频率或者实现多相控制，通常会采用锁相环(phase lock loop，PLL)实现外部时钟与内部开关动作的同步。常规的锁相环控制技术具有环路设计难度大、锁频范围有限、锁频速度较慢等缺陷，且不能跟随开关电源输入电压的变化而改变，影响了锁频速度。
发明内容
针对COT控制开关电源的开关频率漂移问题、以及传统锁相环存在的锁频速度慢的不足之处，本发明设计了一种能够用于外部同步COT模式开关电源开关频率的锁相环电路，该电路将产生的PLL控制信号引入COT控制开关电源中包含输入电压VIN信息的开启时间产生(On-time Timer)模块，使得COT模式开关电源产生的开关频率在具有良好锁频精度的同时也拥有较快的瞬态响应速度；利用本发明提出的锁相环电路能够将外部同步时钟与内部开关动作的上升沿进行良好的同步；并且在外部供电电源即COT模式开关电源输入电压VIN发生跳变时，本发明提出的锁相环电路可以通过直接采样VIN的电压信息来快速改变流入on-time timer模块的电流，实现快速瞬态响应。
本发明的技术方案：
一种能够用于同步COT模式开关电源开关频率的锁相环电路，所述COT模式开关电源利用包含COT模式开关电源输入电压信息的充电电流为计时电容进行充电，通过将所述计时电容上的电压和第一参考电压进行比较产生控制所述COT模式开关电源中功率管的开关信号；
所述锁相环电路包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块，
所述使能逻辑模块用于在检测到外部同步时钟存在时使能所述锁相环电路，在没有检测到所述外部同步时钟时关闭所述锁相环电路；
所述鉴相器用于检测所述外部同步时钟和所述开关信号的相位差；
所述低通滤波器包括第一电阻、第二电容和第三电容，第一电阻一端连接所述鉴相器的输出信号、第三电容的一端和所述电压-电流转换模块的输入端，另一端通过第二电容后接地；第三电容的另一端接地；
所述电压-电流转换模块包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管，
第十二NMOS管的栅极连接第十NMOS管和第十一NMOS管的栅极并连接所述使能逻辑模块产生的使能信号，其漏极连接第五PMOS管的栅极和第三参考电压，其源极连接第六PMOS管的栅极并作为所述电压-电流转换模块的输入端；
第九PMOS管的栅极连接偏置电压，其源极连接第七PMOS管和第八PMOS管的源极以及电源电压，其漏极连接第五PMOS管和第六PMOS管的源极；所述偏置电压与所述COT模式开关电源输入电压成比例；
第六NMOS管的栅极连接第七NMOS管的栅极和漏极、第五PMOS管的漏极以及第十NMOS管的漏极，其漏极连接第七PMOS管的栅极和漏极以及第八PMOS管的栅极，其源极连接第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管的源极并接地；
第九NMOS管的栅极连接第八NMOS管的栅极和漏极、第六PMOS管的漏极以及第十一NMOS管的漏极，其漏极连接第八PMOS管的漏极并产生所述锁相环电路的输出信号叠加到所述充电电流上。
具体的，所述使能逻辑模块包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一延时单元、第二延时单元、第三延时单元、比较器和第一与非门，
第一反相器的输入端连接所述外部同步时钟和第一与非门的第一输入端，其输出端通过第一延时单元后连接比较器的正向输入端；
比较器的负向输入端连接第二参考电压，其输出端连接第二反相器的输入端；
第三反相器的输入端连接第二反相器的输出端，其输出端连接第一与非门的第二输入端；
第二延时单元的输入端连接第一与非门的输出端，其输出端依次通过第四反相器和第五反相器后连接第三延时单元的输入端；
第三延时单元的输出端依次通过第六反相器和第七反相器后产生所述使能信号；
当所述外部同步时钟的高电平持续时间大于所述第一延时单元的延时时间，且所述外部同步时钟的低电平持续时间小于所述第二延时单元的延时时间与所述第三延时单元的延时时间之和时，所述使能信号有效，控制锁相环电路开始工作。
具体的，所述鉴相器包括第一D触发器、第二D触发器、第一与门、第四电容、第五电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第一恒流电流源，
第一D触发器的时钟输入端连接所述外部同步时钟，其数据输入端连接电源电压，其Q输出端连接第一PMOS管的栅极和第一与门的第一输入端；
第二D触发器的时钟输入端连接所述开关信号，其数据输入端连接电源电压，其Q输出端连接第二NMOS管的栅极和第一与门的第二输入端；
第一与门的输出端连接第一D触发器和第二D触发器的复位端；
第三PMOS管的栅极连接第二PMOS管的栅极和漏极以及第四NMOS管的漏极并通过第四电容后连接第一PMOS管的栅极，其源极连接第一PMOS管的漏极，其漏极连接第四PMOS管的源极；
第四PMOS管的栅极连接第一PMOS管和第二PMOS管的源极以及电源电压，其漏极连接第五NMOS管的漏极并产生所述鉴相器的输出信号；
第五NMOS管的栅极连接第四NMOS管的栅极、第三NMOS管的栅极和漏极、第一NMOS管的漏极以及第一恒流电流源并通过第五电容后连接第二NMOS管的栅极，其源极连接第二NMOS管的漏极；
第一NMOS管的栅极连接所述使能信号，其源极连接第二NMOS管、第三NMOS管和第四NMOS管的源极并接地。
具体的，所述第四PMOS管、第三NMOS管、第四NMOS管和第五NMOS管为耐高压器件，第三NMOS管和第四NMOS管的宽长比相同。
本发明的有益效果为：本发明通过监测外部同步时钟信号进行使能能够有效防止PLL环路误开启；实现了外部时钟与内部开关信号的精准同步，除了具有良好的锁频精度；在COT模式开关电源输入电压VIN发生跳变时，本发明提出的锁相环电路可以通过直接采样VIN的电压信息来快速改变计时电容的充电电流，改变导通时间，实现了快速瞬态响应，可以有效提高PLL环路在VIN发生跳变时的锁频速度，同时有效提高了PLL环路的锁频范围。
附图说明
图1为COT控制模式开关电源的控制环路和本发明提出的锁相环PLL控制环路示意图。
图2为本发明提出的一种能够用于同步COT模式开关电源开关频率的锁相环电路中使能逻辑模块的一种实现电路结构图。
图3为本发明提出的一种能够用于同步COT模式开关电源开关频率的锁相环电路中鉴相器的一种实现电路结构图。
图4为本发明提出的一种能够用于同步COT模式开关电源开关频率的锁相环电路中电压-电流转换模块的具体电路结构示意图。
图5为VIN由5V跳变为12V时本发明的锁相环快速锁频效果的仿真验证示意图。
图6为VIN由36V跳变为5V时本发明的锁相环快速锁频效果的仿真验证示意图。
具体实施方式
下面结合附图和具体实施例详细描述本发明的技术方案。
如图1右边所示的COT控制环路，COT模式开关电源的开启时间产生(On-timeTimer)模块利用包含COT模式开关电源输入电压VIN信息的充电电流IVIN-I为计时电容C1进行充电，通过将计时电容C1上的电压和第一参考电压VREF1进行比较产生控制COT模式开关电源中上功率管和下功率管的开关信号D。如图1左边的PLL控制环路是本发明提出的锁相环电路，包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块(V-I转换器)，COT模式开关电源的内部开关信号D与外部同步时钟的相位差可以通过鉴相器来鉴别，然后将鉴相器获得的误差信息通过IPFD为低通滤波器中的滤波电容即第二电容C2充电来反映到滤波电容电压VLPF上，包含鉴相信息的VLPF再通过电压-电流转换模块转换成电流信息，然后与COT模式开关电源中on-time timer模块包含VIN信息的电流IVIN-I相互叠加来调整导通时间TON，从而调整开关动作D使得其与外部同步时钟的上升沿重合，达到外部时钟频率与内部开关频率相同的目的。
下面详细描述每个模块的具体结构和工作原理。
使能逻辑模块是通过检测外部同步时钟的高脉冲宽度来激活PLL环路，当外部同步时钟输入端没有时钟信号，即没有检测到存在外部同步时钟时，使能逻辑模块会关闭锁相环电路，此时COT模式开关电源的开关频率由其自身的上管导通时间TON决定；反之，检测到存在外部同步时钟时使能逻辑模块会产生有效的使能信号激活PLL环路，此时由外部同步时钟决定COT模式开关电源的开关频率。
如图2所示给出了使能逻辑模块的一种实现电路图，包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一延时单元、第二延时单元、第三延时单元、比较器和第一与非门，第一反相器INV1的输入端连接外部同步时钟和第一与非门的第一输入端，其输出端通过第一延时单元后连接比较器的正向输入端；比较器的负向输入端连接第二参考电压VREF2，其输出端连接第二反相器INV2的输入端；第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端连接第一与非门的第二输入端；第二延时单元的输入端连接第一与非门的输出端，其输出端依次通过第四反相器INV4和第五反相器INV5后连接第三延时单元的输入端；第三延时单元的输出端依次通过第六反相器INV6和第七反相器INV7后产生使能信号EN’。
使能逻辑模块检测外部同步时钟输入端是否有脉冲信号，从而决定是否激活PLL环路，产生的使能信号EN’为高时PLL环路断开，为低时激活PLL环路。当外部同步时钟输入端即CLK端保持为0时，第一与非门输出为1，使能信号EN’为1，使能无效，PLL环路相关模块不工作，PLL环路断开；当CLK端为1时，A点即比较器的正向输入端会经过第一延时单元的延时t1后达到第二参考电压VREF2，比较器输出翻高，B点即第三反相器INV3的输出端翻高，第一与非门的两个输入均为高电平，输出因此为0，C点即第二延时单元的输出端翻高然后第三延时单元中MN13管的栅电平升高，D点即第三延时单元的输出端快速拉低，使能信号EN’翻低，使能放开，PLL环路各个模块激活；当CLK端翻低为0时，逻辑的传递过程趋向于将使能信号EN’拉高，即趋向于使能无效，但是这一过程需要经过第二延时单元和第三延迟单元的高延时t2+t3，如果在延时时间内外部时钟再次翻高(即CLK段的低信号维持时间小于t2+t3)，使能EN’就不会被拉高，即使能始终保持为有效(0)。总结上述分析，使得使能信号EN’有效(即为“0”)的条件为外部同步时钟的高电平持续时间大于第一延时单元的延时时间t1，并且低脉冲持续时间小于第二延时单元的延时时间t2+第三延时单元的延时时间t3。这样的设计可以有效避免使能误开启使得PLL激活。
鉴相器用于检测外部同步时钟和内部开关动作的相位差。如图3所示给出了鉴相器的一种实现形式，包括第一D触发器、第二D触发器、第一与门、第四电容C4、第五电容C5、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第一恒流电流源ICH，第一D触发器的时钟输入端连接外部同步时钟，其数据输入端连接电源电压VCC，其Q输出端连接第一PMOS管MP1的栅极和第一与门的第一输入端；第二D触发器的时钟输入端连接开关信号D，其数据输入端连接电源电压VCC，其Q输出端连接第二NMOS管MN2的栅极和第一与门的第二输入端；第一与门的输出端连接第一D触发器和第二D触发器的复位端；第三PMOS管MP3的栅极连接第二PMOS管MP2的栅极和漏极以及第四NMOS管MN4的漏极并通过第四电容C4后连接第一PMOS管MP1的栅极，其源极连接第一PMOS管MP1的漏极，其漏极连接第四PMOS管MP4的源极；第四PMOS管MP4的栅极连接第一PMOS管MP1和第二PMOS管MP2的源极以及电源电压VCC，其漏极连接第五NMOS管MN5的漏极并产生鉴相器的输出信号；第五NMOS管MN5的栅极连接第四NMOS管MN4的栅极、第三NMOS管MN3的栅极和漏极、第一NMOS管MN1的漏极以及第一恒流电流源ICH并通过第五电容C5后连接第二NMOS管MN2的栅极，其源极连接第二NMOS管MN2的漏极；第一NMOS管MN1的栅极连接使能信号EN’，其源极连接第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的源极并接地。
鉴相器的目的是鉴别开关信号D与外部同步时钟的相位差，并将误差信息反应到低通滤波器(LPF)的电压VLFP上，VLPF的调整过程由第一恒流电流源ICH和第一PMOS管MP1、第二NMOS管MN2主导。第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5构成电流镜，第二PMOS管MP2和第三PMSO管MP3也构成了电流镜，即ICH转变为LPF滤波电容C2的充放电电流。如图1所示，低通滤波器包含第二电容C2、第三电容C3以及第一电阻R，第二电容C2为主要的滤波电容以及PLL环路补偿电容，第一电阻R和第二电容C2串联产生一个低频零点用于PLL环路补偿，第三电容C3可起到滤除充放电电流流过第一电阻R时产生的电压尖刺的作用，第三电容C3的电容值远小于第二电容C2的电容值。由于滤波电容和补偿电阻的值较大，LPF通常连接至芯片外，所以可以优选采用第四PMOS管MP4和第五NMOS管MN5为高压管来承受高压静电，为了保证电流镜的匹配，第三NMOS管MN3和第三NMOS管MN4也采用了相同的高压管，除此之外也可以选择其他方式实现耐压。第四电容C4、第五电容C5可以用于屏蔽第一PMOS管MP1和第二NMOS管MN2的开关动作对充电电流的影响，以第二NMOS管MN2为例，当第二NMOS管MN2的栅电压快速翻高时，其寄生的栅漏电容会将第二NMOS管MN2栅端的DV/DT耦合到第五NMOS管MN5的源端，而采用第五电容C5可以使其同时耦合到第五NMOS管MN5的栅端，即DV/DT不会使得第五NMOS管MN5的栅源电压VGS在瞬间发生较大的尖峰，避免了电流尖峰的产生。
充电电流计算模块将鉴相结果以电流的形式输入到COT模式开关电源中的on-time timer模块来改变TON时间，进而调整开关频率。充电电流计算模块包括低通滤波器和电压-电流转换模块，如图4是电压-电流转换模块的结构示意图，包括第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9，第十二NMOS管MN12的栅极连接第十NMOS管MN10和第十一NMOS管MN11的栅极并连接使能逻辑模块产生的使能信号EN’，其漏极连接第五PMOS管MP5的栅极和第三参考电压VERF3，其源极连接第六PMOS管MP6的栅极并作为电压-电流转换模块的输入端；第九PMOS管MP9的栅极连接偏置电压VBIAS，其源极连接第七PMOS管MP7和第八PMOS管MP8的源极以及电源电压VCC，其漏极连接第五PMOS管MP5和第六PMOS管MP6的源极；偏置电压VBIAS与COT模式开关电源输入电压VIN成比例；第六NMOS管MN6的栅极连接第七NMOS管MN7的栅极和漏极、第五PMOS管MP5的漏极以及第十NMOS管MN10的漏极，其漏极连接第七PMOS管MP7的栅极和漏极以及第八PMOS管MP8的栅极，其源极连接第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10和第十一NMOS管MN11的源极并接地；第九NMOS管MN9的栅极连接第八NMOS管MN8的栅极和漏极、第六PMOS管MP6的漏极以及第十一NMOS管MN11的漏极，其漏极连接第八PMOS管MP8的漏极并产生锁相环电路的输出信号IPLL叠加到充电电流IVIN-I上。
电压-电流转换器用于将包含鉴相信息的VLPF转换为电流信息ILPF。本实施例中电压-电流转换器为全差分结构，输入对管MP5和MP6的栅端信号分别为第三参考电压VREF3和低通滤波器输出的信号VLPF，假设整个电压-电流转换器的直流跨导为GmV-I，那么可以得到输出电流IPLL与输入电压VLPF的关系为：
IPLL＝GmV-I(VREF3-VLPF) (1)
在PLL使能放开前，即使能信号EN’＝1，第二NMOS管MN2打开，VLPF会被快速充电至与第三参考电压VREF3相同，这一过程为预充电过程，如果没有这一过程，VLPF需要用小电流ICH1为第二电容C2充电，PLL启动过程严重变慢。输出电流IPLL与on-time timer本身的电流IVIN-I进行叠加后为计时电容C1充电，共同决定导通时间TON的大小。根据图1可得TON与IPLL，VIN的关系为：
其中K可以理解为on-time timer中V-I的直流跨阻。开关电源以BUCK变换器为例，由BUCK控制模式可以得到开关频率与TON及输入电压VIN、输出电压VO之间的关系为：
可以看到，假设外部同步时钟CLK的频率不变，且电压-电流转换模块的偏置电流IBIAS与开关电源输入电压VIN无关，那么当VIN发生VIN2＝K2VIN1(VIN1跳变为VIN2)的跳变时，fsw会瞬间发生变化(由于C2为较大补偿电容，VLPF和IPLL不会瞬间发生变化)，即外部时钟会与内部开关动作发生偏移，PLL环路会检测到相应的相位差并作出反应调整VLPF和IPLL来使得IPLL2＝K2IPLL1，进而使fsw与外部时钟同步，IPLL2是调整后锁相环电路的输出，IPLL1是调整前锁相环电路的输出，K2是VIN变化的比值。但是由于PLL环路的带宽较低，这一调整过程会很慢，锁频需要较长时间才能实现；此外，假设IBIAS在VIN跳变时不发生变化，那么由于VIN跳变前后IPLL会发生较大的变化，所以VLPF与VREF3的偏差量会增加来满足IPLL的变化，电压-电流转换模块的跨导会因此发生退化，PLL的可锁频范围(即外部可支持的时钟频率范围)会严重缩小。为了解决上述问题，本发明提出的锁相环电路中，电压-电流转换模块的偏置电流IBIAS并非固定偏置电流，而是与COT模式开关电源的输入电压VIN相关，如图1所示。结合图4可以看出，偏置电流IBIAS即流过第九PMOS管MP9的电流满足IBIAS＝VIN/K1，其中K1的取值需要折中考虑，K1过大那么电压-电流转换器的输出电流有限，PLL的锁频范围有限；K1过小则会导致COT模式开关电源在工作于DCM模式时的导通时间TON大大缩小。那么当VIN发生VIN2＝K2VIN1的跳变时，IBIAS会瞬间变为原来的K2倍，由于VLPF和VREF3都不发生变化，所以IPLL也会因此变为原来的K2倍，公式(3)的分子和分母都变为原来的K2倍，因此fsw在VIN跳变时几乎不会发生变化，即锁相环可以快速完成跳变后的锁频过程。此外，由于IBIAS会随着VIN的变化而同比发生变化，电压-电流转换器的输入VLPF与VREF3的偏差量不变，跨导不会退化，因此PLL可以在所有VIN情况下都拥有较大的锁频范围。
图5为VIN由5V跳变为12V时锁相环快速锁频效果的仿真验证图；图6为VIN由36V跳变为5V时锁相环快速锁频效果的仿真验证图，可以看到在跳变后锁频是瞬间完成的，VLPF几乎不变。
综上所述，本发明提出的锁相环电路基于经典的电荷泵锁相环实现，同时具备伪恒频良好的瞬态响应速度和锁相环高精度优点，能够用于同步COT模式开关电源的开关频率。本发明通过使能逻辑模块可以有效监测到外部同步时钟信号并且有效防止PLL环路误开启；将产生的PLL控制信号引入了已经包含COT开关电源输入电压VIN信息的开启时间产生(On-time Timer)模块，实现外部时钟与内部开关信号的精准同步，使得COT开关电压环路产生的开关频率具有良好锁频精度的同时也拥有较快的瞬态响应速度；采用与COT模式开关电源输入电压VIN成正比的偏置电流作为电压-电流转换器的偏置电流，在外部供电电源即COT模式开关电源输入电压VIN发生跳变时，本发明提出的锁相环电路可以通过直接采样VIN的电压信息来快速改变流入on-time timer模块的电流，从而不用改变环路中的低通滤波器上的电压，即跳过了自身的慢环路调整过程，实现快速瞬态响应，可以有效提高PLL环路在VIN发生跳变时的锁频速度，同时可以有效提高PLL的锁频范围。
本领域的普通技术人员将会意识到，上述例子是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (3)
1.一种能够用于同步COT模式开关电源开关频率的锁相环电路，所述COT模式开关电源利用包含COT模式开关电源输入电压信息的充电电流为计时电容进行充电，通过将所述计时电容上的电压和第一参考电压进行比较产生控制所述COT模式开关电源中功率管的开关信号；
其特征在于，所述锁相环电路包括使能逻辑模块、鉴相器、低通滤波器和电压-电流转换模块，
所述使能逻辑模块用于在检测到外部同步时钟存在时使能所述锁相环电路，在没有检测到所述外部同步时钟时关闭所述锁相环电路；
所述使能逻辑模块包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一延时单元、第二延时单元、第三延时单元、比较器和第一与非门，
第一反相器的输入端连接所述外部同步时钟和第一与非门的第一输入端，其输出端通过第一延时单元后连接比较器的正向输入端；
比较器的负向输入端连接第二参考电压，其输出端连接第二反相器的输入端；
第三反相器的输入端连接第二反相器的输出端，其输出端连接第一与非门的第二输入端；
第二延时单元的输入端连接第一与非门的输出端，其输出端依次通过第四反相器和第五反相器后连接第三延时单元的输入端；
第三延时单元的输出端依次通过第六反相器和第七反相器后产生所述使能信号；
当所述外部同步时钟的高电平持续时间大于所述第一延时单元的延时时间，且所述外部同步时钟的低电平持续时间小于所述第二延时单元的延时时间与所述第三延时单元的延时时间之和时，所述使能信号有效，控制锁相环电路开始工作；
所述鉴相器用于检测所述外部同步时钟和所述开关信号的相位差；
所述低通滤波器包括第一电阻、第二电容和第三电容，第一电阻一端连接所述鉴相器的输出信号、第三电容的一端和所述电压-电流转换模块的输入端，另一端通过第二电容后接地；第三电容的另一端接地；
所述电压-电流转换模块包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管，
第十二NMOS管的栅极连接第十NMOS管和第十一NMOS管的栅极并连接所述使能逻辑模块产生的使能信号，其漏极连接第五PMOS管的栅极和第三参考电压，其源极连接第六PMOS管的栅极并作为所述电压-电流转换模块的输入端；
第九PMOS管的栅极连接偏置电压，其源极连接第七PMOS管和第八PMOS管的源极以及电源电压，其漏极连接第五PMOS管和第六PMOS管的源极；所述偏置电压与所述COT模式开关电源输入电压成比例；
第六NMOS管的栅极连接第七NMOS管的栅极和漏极、第五PMOS管的漏极以及第十NMOS管的漏极，其漏极连接第七PMOS管的栅极和漏极以及第八PMOS管的栅极，其源极连接第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管的源极并接地；
第九NMOS管的栅极连接第八NMOS管的栅极和漏极、第六PMOS管的漏极以及第十一NMOS管的漏极，其漏极连接第八PMOS管的漏极并产生所述锁相环电路的输出信号叠加到所述充电电流上。
2.根据权利要求1所述的能够用于同步COT模式开关电源开关频率的锁相环电路，其特征在于，所述鉴相器包括第一D触发器、第二D触发器、第一与门、第四电容、第五电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第一恒流电流源，
第一D触发器的时钟输入端连接所述外部同步时钟，其数据输入端连接电源电压，其Q输出端连接第一PMOS管的栅极和第一与门的第一输入端；
第二D触发器的时钟输入端连接所述开关信号，其数据输入端连接电源电压，其Q输出端连接第二NMOS管的栅极和第一与门的第二输入端；
第一与门的输出端连接第一D触发器和第二D触发器的复位端；
第三PMOS管的栅极连接第二PMOS管的栅极和漏极以及第四NMOS管的漏极并通过第四电容后连接第一PMOS管的栅极，其源极连接第一PMOS管的漏极，其漏极连接第四PMOS管的源极；
第四PMOS管的栅极连接第一PMOS管和第二PMOS管的源极以及电源电压，其漏极连接第五NMOS管的漏极并产生所述鉴相器的输出信号；
第五NMOS管的栅极连接第四NMOS管的栅极、第三NMOS管的栅极和漏极、第一NMOS管的漏极以及第一恒流电流源并通过第五电容后连接第二NMOS管的栅极，其源极连接第二NMOS管的漏极；
第一NMOS管的栅极连接所述使能信号，其源极连接第二NMOS管、第三NMOS管和第四NMOS管的源极并接地。
3.根据权利要求2所述的能够用于同步COT模式开关电源开关频率的锁相环电路，其特征在于，所述第四PMOS管、第三NMOS管、第四NMOS管和第五NMOS管为耐高压器件，第三NMOS管和第四NMOS管的宽长比相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010413428.4A CN111510130B (zh) | 2020-05-15 | 2020-05-15 | 一种能够用于同步cot模式开关电源开关频率的锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010413428.4A CN111510130B (zh) | 2020-05-15 | 2020-05-15 | 一种能够用于同步cot模式开关电源开关频率的锁相环电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111510130A CN111510130A (zh) | 2020-08-07 |
| CN111510130B true CN111510130B (zh) | 2023-03-03 |
Family
ID=71871946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010413428.4A Active CN111510130B (zh) | 2020-05-15 | 2020-05-15 | 一种能够用于同步cot模式开关电源开关频率的锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111510130B (zh) |
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| CN111510130A (zh) | 2020-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |