CN109460101B - 一种用于dc-dc变换器动态输出电压边界的控制电路 - Google Patents

一种用于dc-dc变换器动态输出电压边界的控制电路 Download PDF

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Abstract

一种用于DC‑DC变换器动态输出电压边界的控制电路，属于电子电路技术领域。包括外部指令收集模块、时钟信号生成模块、指令译码模块和基准电压选择模块；外部指令收集模块用于产生多个指令信号；时钟信号生成模块包括输入单元和延迟单元，输入单元用于检测指令信号，当检测到任一指令信号发生翻转时产生一个脉冲信号；延迟单元用于将脉冲信号的上升沿或下降沿进行延迟后产生时钟信号，并在延迟期间屏蔽输入单元检测指令信号的翻转；指令译码模块在时钟信号的每个周期内根据指令信号产生不同的控制信号分别对应不同的测试电压值；基准电压选择模块根据控制信号输出对应的测试电压值。本发明具有准确、稳定、易操作和外部元件少等优点。

Description

一种用于DC-DC变换器动态输出电压边界的控制电路
技术领域
本发明属于电子电路技术领域，涉及一种用于DC-DC变换器动态输出电压边界的控制电路。
背景技术
DC-DC芯片是电子设备常见的电源管理模块，其作用是产生一个稳定的DC直流电压，作为电子设备中其他电子设备的输入电压。但DC-DC芯片输出电压不是绝对稳定的，比如在负载发生变化的时候，DC-DC芯片的输出电压会发生过冲或者下冲，所以大部分电子系统的输入电压都在一个小电压范围内摆动，这个摆动范围的上下限叫做电压边界。在电压边界范围内，电子系统要能够正常工作，才能保证其稳定性。
DC-DC芯片的动态输出电压边界功能就是在对以DC-DC芯片的输出电压作为供电电压的负载电路进行测试的过程中，通过有意地小范围调整DC-DC芯片的输出电压，来验证负载电路的可靠性，它评估了负载电路对随着温度和时间的变化供电电压可能发生的变化的承受能力。一般情况下是通过强制DC-DC芯片的输出电压变化标准值的±5％或±3％(视后级负载电路测试强度而定)，从而确保负载电路仍然能通过最终的验收测试。此外，该方法也可以用于输出线缆压降的补偿。
如图1(a)所示是典型DC-DC芯片架构示意图，其输出电压的表达式为：
Figure BDA0001856271030000011
其中，VOUT是DC-DC芯片的输出电压，VREF是连接在误差放大器正向输入端的基准电压，RFB1和RFB2是两个反馈分压电阻。由于动态电压边界功能只在对后级负载芯片测试时使用，因此一般不选择更换DC-DC芯片所在模组上反馈分压电阻的方式改变输出电压，而是通过外加外围元件的方式改变输出电压进行测试，测试完成后拆除外围元件即可。
为了实现动态输出电压边界功能，传统的解决方案主要分为两类：一种方案是在反馈分压电阻上并联额外的电阻，从而改变分压比，改变DC-DC芯片的输出电压，如图1(b)所示为传统动态电压边界实现方案一，其通过在反馈分压电阻RFB2上并联额外的电阻Rtest改变分压比，从而改变DC-DC芯片的输出电压：
Figure BDA0001856271030000021
其中，RMSW是作为开关的NMOS晶体管MSW的等效电阻。当不需要使用动态电压边界功能时，NMOS晶体管MSW的栅极信号VCTRL浮空，其栅极电位由下拉电阻Rpull,down拉低，确保NMOS晶体管MSW关断，从而使NMOS晶体管MSW等效为一个无穷大的电阻，即RMSW≈∞，此时输出电压的表达式与式(1)相同，对应正常情况下的输出电压；当需要使用动态电压边界功能时，NMOS晶体管MSW栅极信号由VCTRL信号拉高，NMOS晶体管MSW导通，此时NMOS晶体管MSW的导通电阻较小，远小于Rtest，因此，Rtest+RMSW≈Rtest。
注意到，传统动态电压边界实现方案一只能使得(2)式括号内分数项的分母减小，从而只能使得输出电压升高，并且对Rtest的参数调节计算过程较为复杂，很难精确达到使输出电压变化±3％或±5％的要求。
另一种方案是在反馈分压电阻上加一股可调电流，从而改变分压比，改变DC-DC芯片的输出电压，如图1(c)所示为传统动态电压边界实现方案二，其通过使反馈分压电阻RFB2上流过一股额外的电流Itest，从而改变DC-DC芯片的输出电压VOUT：
Figure BDA0001856271030000022
额外的电流Itest由附加芯片给出，通过对VCTRL2的控制改变Itest的数值，从而实现对输出电压VOUT的控制。
注意到，传统动态电压边界实现方案二的输出电压表达式中，第一项与(1)式相同，为标准输出电压，第二项是被调节项，通过调节Itest电流的方向可以使输出电压增大或减小。由于对Itest的调节受到固定值(RFB1||RFB2)的限制，所以也很难精确达到使输出电压变化±3％或±5％的要求。
发明内容
针对上述传统动态电压边界实现方案中不能使得输出电压变化达到精确的设定值的问题，本发明提出一种用于DC-DC变换器动态输出电压边界的控制电路，通过精确调节DC-DC变换器中误差放大器连接的基准电压值使得DC-DC变换器输出电压精确的动态变化。
本发明的技术方案为：
一种用于DC-DC变换器动态输出电压边界的控制电路，通过产生不同的测试电压值作为所述DC-DC变换器中误差放大器连接的基准电压从而动态调节所述DC-DC变换器的输出电压；
所述控制电路包括外部指令收集模块、时钟信号生成模块、指令译码模块和基准电压选择模块；
所述外部指令收集模块用于产生多个指令信号；
所述时钟信号生成模块包括输入单元和延迟单元，所述输入单元用于检测所述指令信号，当检测到任一所述指令信号发生翻转时产生一个脉冲信号CLK_gen；所述延迟单元用于将所述脉冲信号CLK_gen的上升沿或下降沿进行延迟后产生时钟信号CLK，并在延迟期间屏蔽所述输入单元检测所述指令信号的翻转；
所述指令译码模块在所述时钟信号CLK的每个周期内根据所述指令信号产生不同的控制信号分别对应所述不同的测试电压值；
所述基准电压选择模块根据所述控制信号输出对应的所述测试电压值。
具体的，所述脉冲信号CLK_gen为负脉冲，所述延迟单元将所述脉冲信号CLK_gen的上升沿进行延迟，对所述脉冲信号CLK_gen的下降沿不延迟；
所述延迟单元包括上升沿延迟缓冲器Delay_buf1、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14和带使能端的第二十反相器EINV1，
第二十反相器EINV1的输入端连接所述脉冲信号CLK_gen，其输出端连接第十二反相器INV12的输出端和第十三反相器INV13的输入端，其使能端连接上升沿延迟缓冲器Delay_buf1的输出端；
第十四反相器INV14的输入端连接第十二反相器INV12的输入端和第十三反相器INV13的输出端，其输出端连接上升沿延迟缓冲器Delay_buf1的输入端并输出所述时钟信号CLK；上升沿延迟缓冲器Delay_buf1的使能端连接使能信号EN。
具体的，所述上升沿延迟缓冲器Delay_buf1包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第九反相器INV9、第十反相器INV10、第十一反相器INV11和第五电容C5，
第一NMOS管MN1的栅极连接第九反相器INV9的输入端并作为所述上升沿延迟缓冲器Delay_buf1的输入端，其漏极连接第一PMOS管MP1的漏极，其源极连接第二NMOS管MN2的漏极和第三NMOS管MN3的栅极并通过第五电容C5后接地；
第二NMOS管MN2的栅极连接第九反相器INV9的输出端，其源极连接第三NMOS管MN3和第四NMOS管MN4的源极并接地；
第二PMOS管MP2的栅极连接第一PMOS管MP1的栅极和偏置电压Vb，其源极连接第一PMOS管MP1的源极并连接电源电压，其漏极连接第三NMOS管MN3和第四NMOS管MN4的漏极并通过第十一反相器INV11后作为所述上升沿延迟缓冲器Delay_buf1的输出端；
第十反相器INV10的输入端作为所述上升沿延迟缓冲器Delay_buf1的使能端，其输出端连接第四NMOS管MN4的栅极。
具体的，所述外部指令收集模块包括第一电阻R1、第二电阻R2、第一传输门TG1、第二传输门TG2、第一比较器COMP1、第二比较器COMP2、第三比较器COMP3、第四比较器COMP4、第一电流源IBIAS1和第二电流源IBIAS2，
第一电阻R1一端作为所述外部指令收集模块的第一输入端，另一端通过第一传输门TG1后连接第一比较器COMP1和第二比较器COMP2的正向输入端以及第一电流源IBIAS1；
第二电阻R2一端作为所述外部指令收集模块的第二输入端，另一端通过第二传输门TG2后连接第三比较器COMP3和第四比较器COMP4的正向输入端以及第二电流源IBIAS2；
第一传输门TG1和第二传输门TG2的使能端连接使能信号EN和使能信号的反相信号
Figure BDA0001856271030000041
第一比较器COMP1和第三比较器COMP3的负向输入端连接第一片内基准电压Vth_H，其输出端分别输出第一指令信号VUP_H和第三指令信号VDOWN_H；
第二比较器COMP2和第四比较器COMP4的负向输入端连接第二片内基准电压Vth_L，其输出端分别输出第二指令信号VUP_L和第四指令信号VDOWN_L；
通过将第一调节电阻RUP接入所述外部指令收集模块的第一输入端，或将第二调节电阻RDOWN接入所述外部指令收集模块的第二输入端，来控制所述外部指令收集模块产生的第一指令信号VUP_H、第二指令信号VUP_L、第三指令信号VDOWN_H和第四指令信号VDOWN_L输出不同的电平值。
具体的，所述输入单元包括第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第一异或门XOR1、第二异或门XOR2、第三异或门XOR3、第四异或门XOR4和第一或非门NOR1，
第一反相器INV1的输入端连接第一异或门XOR1的第一输入端和所述第一指令信号VUP_H，其使能端通过第三电阻R3后连接电源电压，其输出端连接第二反相器INV2的输入端并通过第一电容C1后接地；第一异或门XOR1的第二输入端连接第二反相器INV2的输出端，其输出端连接第一或非门NOR1的第一输入端；
第三反相器INV3的输入端连接第二异或门XOR2的第一输入端和所述第二指令信号VUP_L，其使能端通过第四电阻R4后连接电源电压，其输出端连接第四反相器INV4的输入端并通过第二电容C2后接地；第二异或门XOR2的第二输入端连接第四反相器INV4的输出端，其输出端连接第一或非门NOR1的第二输入端；
第五反相器INV5的输入端连接第三异或门XOR3的第一输入端和所述第三指令信号VDOWN_H，其使能端通过第五电阻R5后连接电源电压，其输出端连接第六反相器INV6的输入端并通过第三电容C3后接地；第三异或门XOR3的第二输入端连接第六反相器INV6的输出端，其输出端连接第一或非门NOR1的第三输入端；
第七反相器INV7的输入端连接第四异或门XOR4的第一输入端和所述第四指令信号VDOWN_L，其使能端通过第六电阻R6后连接电源电压，其输出端连接第八反相器INV8的输入端并通过第四电容C4后接地；第四异或门XOR4的第二输入端连接第八反相器INV8的输出端，其输出端连接第一或非门NOR1的第四输入端；
第一或非门NOR1的输出端输出所述脉冲信号CLK_gen。
具体的，所述指令译码模块包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、4位译码器、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18和第十九反相器INV19；
第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4的时钟端均连接所述时钟信号CLK，其数据输入端分别连接所述第二指令信号VUP_L、第一指令信号VUP_H、第四指令信号VDOWN_L和第三指令信号VDOWN_H，其输出端分别连接4位译码器的四个输入端；
所述4位译码器根据四个指令信号产生16个译码信号，其中译码信号为0011时译码器的第一输出端输出高电平，译码信号为1011时译码器的第二输出端输出高电平，译码信号为1110时译码器的第三输出端输出高电平，译码信号为1100时译码器的第四输出端输出高电平，译码信号为其余情况时译码器的第五输出端输出高电平；
第七电阻R7的一端连接译码器的第一输出端，另一端连接第十五反相器INV15的输入端并输出第一控制信号，第十五反相器INV15的输出端输出所述第一控制信号的反相信号，第六电容C6接在第十五反相器INV15的输入端和地之间；
第八电阻R8的一端连接译码器的第二输出端，另一端连接第十六反相器INV16的输入端并输出第二控制信号，第十六反相器INV16的输出端输出所述第二控制信号的反相信号，第七电容C7接在第十六反相器INV16的输入端和地之间；
第九电阻R9的一端连接译码器的第三输出端，另一端连接第十七反相器INV17的输入端并输出第三控制信号，第十七反相器INV17的输出端输出所述第三控制信号的反相信号，第八电容C8接在第十七反相器INV17的输入端和地之间；
第十电阻R10的一端连接译码器的第四输出端，另一端连接第十八反相器INV18的输入端并输出第四控制信号，第十八反相器INV18的输出端输出所述第四控制信号的反相信号，第九电容C9接在第十八反相器INV18的输入端和地之间；
第十一电阻R11的一端连接译码器的第五输出端，另一端连接第十九反相器INV19的输入端并输出第五控制信号，第十九反相器INV19的输出端输出所述第五控制信号的反相信号，第十电容C10接在第十九反相器INV19的输入端和地之间。
具体的，所述基准电压选择模块包括第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6和第七传输门TG7，
所述第一控制信号及其反相信号作为第三传输门TG3的使能信号，所述第二控制信号及其反相信号作为第四传输门TG4的使能信号，所述第三控制信号及其反相信号作为第六传输门TG6的使能信号，所述第四控制信号及其反相信号作为第七传输门TG7的使能信号，所述第五控制信号及其反相信号作为第五传输门TG5的使能信号；
所述测试电压值包括一个标准基准电压值和四个标准基准电压值的变化值，第五传输门TG5的输入端连接所述标准基准电压值，第三传输门TG3、第四传输门TG4、第六传输门TG6和第七传输门TG7的输入端分别连接所述四个标准基准电压值的变化值，其输出端连接在一起并连接第五传输门TG5的输出端作为所述基准电压选择模块的输出端。
本发明的有益效果为：通过产生不同的测试电压值作为DC-DC变换器中误差放大器连接的基准电压从而动态调节DC-DC变换器的输出电压，与传统通过调节DC-DC变换器中误差放大器的反馈电压调节DC-DC变换器的输出电压的方法相比，具有更准确、更易操作的特点；且实施例中通过两个外接电阻进行控制，具有更少的外部元件；将脉冲信号转换为时钟信号，在延迟时间内屏蔽检测指令信号的翻转，避免了误操作，使得系统更加稳定。
附图说明
图1(a)是典型DC-DC芯片架构示意图；
图1(b)是传统动态电压边界实现方案一中采用外加并联电阻的结构示意图；
图1(c)是传统动态电压边界实现方案二中采用外加可调电流的结构示意图；
图1(d)是本发明提出的动态电压边界实现方案的结构示意图。
图2为本发明提出的一种用于DC-DC变换器动态输出电压边界的控制电路的拓扑结构图。
图3为实施例中外部指令收集模块的结构示意图。
图4(a)是实施例中时钟信号生成模块的输入单元的结构示意图；
图4(b)是实施例中时钟信号生成模块中上升沿延时缓冲器的结构示意图；
图4(c)是实施例中时钟信号生成模块中带使能的第二十反相器的结构示意图；
图4(d)是实施例中时钟信号生成模块中延迟单元的结构示意图；
图4(e)是时钟信号生成模块中延时部分的时序仿真图；
图4(f)是时钟信号生成模块的整体时序仿真图。
图5为实施例中指令译码模块的结构示意图。
图6为实施例中基准电压选择模块的结构示意图。
具体实施方式
下面结合附图和具体实施例详细描述本发明。
如图1(d)所示是本发明提出的动态电压边界实现方案的结构示意图，传统方案通过改变误差放大器反馈电压VFB端的电压来改变输出电压VOUT，本发明的思路则是通过产生不同的测试电压值作为DC-DC变换器中误差放大器连接的基准电压，从而通过改变误差放大器基准电压端的电压来改变输出电压VOUT，与传统的通过调节误差放大器反馈电压端来调节DC-DC变换器的输出电压VOUT相比，利用基准电压端调节DC-DC变换器的输出电压VOUT具有更准确、更易于操作以及使用外部元件少等优势。如图2所示是本发明提出的一种用于DC-DC变换器动态输出电压边界的控制电路的拓扑结构图，包括外部指令收集模块、时钟信号生成模块、指令译码模块和基准电压选择模块，外部指令收集模块用于产生多个指令信号；时钟信号生成模块包括输入单元和延迟单元，输入单元用于检测指令信号，当检测到任一指令信号发生翻转时产生一个脉冲信号CLK_gen，脉冲信号CLK_gen可以是正脉冲或负脉冲；延迟单元用于将脉冲信号CLK_gen的上升沿或下降沿进行延迟后产生时钟信号CLK，并在延迟期间屏蔽输入单元检测指令信号的翻转，若脉冲信号CLK_gen为正脉冲，则将脉冲信号CLK_gen的下降沿进行延迟，上升沿不做延迟，若脉冲信号CLK_gen为负脉冲，则将脉冲信号CLK_gen的上升沿进行延迟，下降沿不做延迟；指令译码模块在时钟信号CLK的每个周期内根据指令信号产生不同的控制信号分别对应不同的测试电压值；基准电压选择模块根据控制信号输出对应的测试电压值。
这是一种片上动态电压边界实现方案，下面利用标准基准电压volt以及将标准基准电压变化±5％或±3％后的值+5％Volt、+3％Volt、-3％Volt、-5％Volt作为测试电压值详细说明本发明的工作原理和工作过程，标准基准电压值volt和四个变化值+5％Volt、+3％Volt、-3％Volt、-5％Volt由芯片内部的基准电压精确分压得出，因此可以十分准确地实现对输出电压的±3％或±5％调节。
外部指令收集模块用于产生多个指令信号，如图3所示是外部指令收集模块的一种电路实现形式，包括第一电阻R1、第二电阻R2、第一传输门TG1、第二传输门TG2、第一比较器COMP1、第二比较器COMP2、第三比较器COMP3、第四比较器COMP4、第一电流源IBIAS1和第二电流源IBIAS2，第一电阻R1一端作为外部指令收集模块的第一输入端，另一端通过第一传输门TG1后连接第一比较器COMP1和第二比较器COMP2的正向输入端以及第一电流源IBIAS1；第二电阻R2一端作为外部指令收集模块的第二输入端，另一端通过第二传输门TG2后连接第三比较器COMP3和第四比较器COMP4的正向输入端以及第二电流源IBIAS2；第一传输门TG1和第二传输门TG2的使能端连接使能信号EN和使能信号的反相信号
Figure BDA0001856271030000081
第一比较器COMP1和第三比较器COMP3的负向输入端连接第一片内基准电压Vth_H，其输出端分别输出第一指令信号VUP_H和第三指令信号VDOWN_H；第二比较器COMP2和第四比较器COMP4的负向输入端连接第二片内基准电压Vth_L，其输出端分别输出第二指令信号VUP_L和第四指令信号VDOWN_L。
本实施例中通过改变外部电阻即第一调节电阻RUP和第二调节电阻RDOWN，生成四个指令信号输出到时钟信号生成模块和指令译码模块。除了第一调节电阻RUP和第二调节电阻RDOWN是片外电阻，其余都是片内集成模块。芯片根据检测感知是否外接了第一调节电阻RUP或第二调节电阻RDOWN以及外接电阻的阻值范围，从而根据要求在片内自动切换基准电压值，因此，进行动态电压边界测试时的外围电路简单，只需外接一个第一调节电阻RUP或第二调节电阻RDOWN即可，最终的输出电压表达式为：
Figure BDA0001856271030000082
其中，动态电压调节系数x是95％、97％、100％、103％或105％中的一个数值，其具体值视外接的第一调节电阻RUP或第二调节电阻RDOWN的实际情况而定。
第一片内基准电压Vth_H和第二片内基准电压Vth_L是片内基准电压值，并且Vth_H＞Vth_L。第一指令信号VUP_H、第二指令信号VUP_L、第三指令信号VDOWN_H和第四指令信号VDOWN_L分别为四个比较器的输出，作为指令信号输出到后序模块。
当芯片内部功能不正常时，全局使能信号EN为低电平，第一传输门TG1和第二传输门TG2关断，第一电流源IBIAS1和第二电流源IBIAS2分别将结点VUP和结点VDOWN拉高至电源电压，四个比较器输出均为高电平。
当芯片内部各方面功能正常后，全局使能信号EN为高电平，第一传输门TG1和第二传输门TG2开启，这时候可以通过将片外的第一调节电阻RUP或第二调节电阻RDOWN之一接入芯片并调节其阻值来改变结点VUP和结点VDOWN的电位，从而改变四个比较器的输出指令信号，实现输出电压±3％或±5％的变化。本实施例中偏置电流源即第一电流源IBIAS1和第二电流源IBIAS2的电流大小优选相等，记作I0，第一电阻R1和第二电阻R2的阻值大小优选相等，记作R0，电压检测点即结点VUP和结点VDOWN处的电压表达式为：
VUP＝I0·(R0+RUP) (5)
VDOWN＝I0·(R0+RDOWN) (6)
由此可得，两个比较器翻转点电压即第一片内基准电压Vth_H和第二片内基准电压Vth_L对应的外接电阻值分别为：
Figure BDA0001856271030000091
Figure BDA0001856271030000092
可以看出，第一电阻R1和第二电阻R2的作用是降低片外所需外挂电阻的阻值；第一片内基准电压Vth_H和第二片内基准电压Vth_L两者之间数值不要过于相近，否则界定出的RL～RH的范围过小，不便于用户使用。
如表1和表2所示分别为片外的第一调节电阻RUP的阻值范围对应的第一指令信号VUP_H、第二指令信号VUP_L逻辑值以及片外的第二调节电阻RDOWN的阻值范围对应的第三指令信号VDOWN_H、第四指令信号VDOWN_L逻辑值。如表3所示为第一指令信号VUP_H、第二指令信号VUP_L、第三指令信号VDOWN_H、第四指令信号VDOWN_L逻辑值对应的动态电压调节系数x。
表1 RUP阻值范围及对应的VUP_H、VUP_L逻辑值
RUP阻值范围 VUP_H VUP_L
RUP&gt;R<sub>H</sub> 1 1
R<sub>L</sub>＜RUP＜R<sub>H</sub> 0 1
RUP＜R<sub>L</sub> 0 0
表2 RDOWN阻值范围及对应的VDOWN_H、VDOWN_L逻辑值
RDOWN阻值范围 VDOWN_H VDOWN_L
RDOWN&gt;R<sub>H</sub> 1 1
R<sub>L</sub>＜RDOWN＜R<sub>H</sub> 0 1
RDOWN＜R<sub>L</sub> 0 0
表3 VUP_H、VUP_L、VDOWN_H、VDOWN_L逻辑值对应的动态电压调节系数x
Figure BDA0001856271030000093
Figure BDA0001856271030000101
具体描述如下：当第一调节电阻RUP和第二调节电阻RDOWN均不接入芯片时，相当于外接无穷大的电阻，第一指令信号VUP_H、第二指令信号VUP_L、第三指令信号VDOWN_H、第四指令信号VDOWN_L均为高电平，动态电压调节系数x＝100％，输出标准基准电压volt连接DC-DC变换器中误差放大器的基准电压端，导致DC-DC变换器的输出电压自动保持为标准值。
当RUP<RL，第二调节电阻RDOWN不接入芯片时，第一比较器COMP1和第二比较器COMP2输出的第一指令信号VUP_H和第二指令信号VUP_L均为低电平、第三比较器COMP3和第四比较器COMP4输出的第三指令信号VDOWN_H和第四指令信号VDOWN_L均为高电平，动态电压调节系数x＝105％，芯片的输出电压增加5％。
当RL<RUP<RH，RDOWN不接入芯片时，第一比较器COMP1输出的第一指令信号VUP_H为低电平、第二比较器COMP2输出的第二指令信号VUP_L为高电平、第三比较器COMP3和第四比较器COMP4输出的第三指令信号VDOWN_H和第四指令信号VDOWN_L均为高电平，动态电压调节系数x＝103％，芯片的输出电压增加3％。
当第一调节电压RUP不接入芯片，RL<RDOWN<RH时，第一比较器COMP1和第二比较器COMP2输出的第一指令信号VUP_H和第二指令信号VUP_L均为高电平、第三比较器COMP3输出的第三指令信号VDOWN_H为低电平、第四比较器COMP4输出的第四指令信号VDOWN_L为高电平，动态电压调节系数x＝97％，芯片的输出电压减少3％。
当第一调节电压RUP不接入芯片，RDOWN<RL时，第一比较器COMP1和第二比较器COMP2输出的第一指令信号VUP_H和第二指令信号VUP_L均为高电平、第三比较器COMP3和第四比较器COMP4输出的第三指令信号VDOWN_H和第四指令信号VDOWN_L均为低电平，动态电压调节系数x＝95％，芯片的输出电压减少5％。
其他情况下，动态电压调节系数x＝100％，芯片输出电压为标准值。
综上所述，当不需要动态电压边界功能时，只需令外部指令收集模块两个输入端的相关引脚浮空，不做处理即可；当需要动态电压边界功能时，只需要在其中一个管脚接入一个一定阻值的电阻即可，并且不要求所接电阻阻值十分准确，只需其阻值在给定范围内即可；如果用户不慎给两个管脚都接了外挂电阻，芯片会维持标准值的输出电压，不会引起芯片误动作。接下来，外部指令收集模块产生的指令集将会被传送到时钟信号生成模块和信号选择模块。
时钟信号生成模块在外部指令收集模块产生指令时，生成时钟信号CLK，输出到指令译码模块。如图4所示为时钟信号生成模块及其具体子电路，时钟信号CLK的作用是作为读入4个比较器COMP1、COMP2、COMP3、COMP4输出信号VUP_H、VUP_L、VDOWN_H、VDOWN_L的负沿触发器的时钟信号。由于在用户更换动态电压边界功能相应的电阻时必然会对检测点电压信号造成一些扰动，可能会使得触发器读到的数据不是用户希望设置的值，所以应该对时钟信号CLK的产生过程进行特殊设计，确保触发器读到的数据是稳定后的比较器输出信号。为了实现这一目的，将时钟信号生成模块的设计分为两个部分：输入部分和延迟部分。具体描述如下：
如图4(a)所示给出了输入单元的一种电路实现形式，包括第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第一异或门XOR1、第二异或门XOR2、第三异或门XOR3、第四异或门XOR4和第一或非门NOR1，第一反相器INV1的输入端连接第一异或门XOR1的第一输入端和第一指令信号VUP_H，其使能端通过第三电阻R3后连接电源电压，其输出端连接第二反相器INV2的输入端并通过第一电容C1后接地；第一异或门XOR1的第二输入端连接第二反相器INV2的输出端，其输出端连接第一或非门NOR1的第一输入端；第三反相器INV3的输入端连接第二异或门XOR2的第一输入端和第二指令信号VUP_L，其使能端通过第四电阻R4后连接电源电压，其输出端连接第四反相器INV4的输入端并通过第二电容C2后接地；第二异或门XOR2的第二输入端连接第四反相器INV4的输出端，其输出端连接第一或非门NOR1的第二输入端；第五反相器INV5的输入端连接第三异或门XOR3的第一输入端和第三指令信号VDOWN_H，其使能端通过第五电阻R5后连接电源电压，其输出端连接第六反相器INV6的输入端并通过第三电容C3后接地；第三异或门XOR3的第二输入端连接第六反相器INV6的输出端，其输出端连接第一或非门NOR1的第三输入端；第七反相器INV7的输入端连接第四异或门XOR4的第一输入端和第四指令信号VDOWN_L，其使能端通过第六电阻R6后连接电源电压，其输出端连接第八反相器INV8的输入端并通过第四电容C4后接地；第四异或门XOR4的第二输入端连接第八反相器INV8的输出端，其输出端连接第一或非门NOR1的第四输入端；第一或非门NOR1的输出端输出脉冲信号CLK_gen。
输入单元的功能是将4个比较器COMP1、COMP2、COMP3、COMP4的输出信号的正沿和负沿都转换为窄负脉冲，也就是说，输入单元可以检测到4个比较器输出的任何翻转，并将其转变成一个窄负脉冲。输入单元由四个完全相同的电平变化检测电路和一个或非门NOR1组成，CLK1～CLK4为四个电平变化检测电路的输出信号，电平变化检测电路从输入端到异或门的输入端有两条通路，一条快通路，另一条为慢通路，当外部指令收集模块的输出信号没有发生变化，异或门电路两个输入端的输入电平相同，异或门电路输出低电平；当电平变化检测电路的输入发生变化，不论翻高或是翻低，由于到异或门输入端两条通路的传输延时不同，会导致异或门两个输入端有一段时间输入电平不同，异或门输出高电平，延时可以通过电阻R和电容C进行调节，当慢通路的信号也到达异或门输入端，异或门输出低电平，由此形成了一个正脉冲。四个电平变化检测模块的输出接到四输入的第一或非门NOR1，当电平变化检测模块输出脉冲，第一或非门NOR1输出一个负的脉冲信号CLK_gen。
延迟部分的功能是将输入部分产生的窄负脉冲转换为延迟了tL,CLK时长的负沿，并且屏蔽tL,CLK时长内4个比较器的输出对后级电路的影响，这一部分是防止芯片误动作的关键，由一个上升沿延迟缓冲器及相关电路实现。由于本实施例中脉冲信号CLK_gen为负脉冲，因此延迟单元将脉冲信号CLK_gen的上升沿进行延迟，对脉冲信号CLK_gen的下降沿不作延迟处理。如图4(d)所示给出了延迟单元的一种具体电路结构，包括上升沿延迟缓冲器Delay_buf1、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14和带使能端的第二十反相器EINV1，第二十反相器EINV1的输入端连接脉冲信号CLK_gen，其输出端连接第十二反相器INV12的输出端和第十三反相器INV13的输入端，其使能端连接上升沿延迟缓冲器Delay_buf1的输出端；第十四反相器INV14的输入端连接第十二反相器INV12的输入端和第十三反相器INV13的输出端，其输出端连接上升沿延迟缓冲器Delay_buf1的输入端并输出时钟信号CLK；上升沿延迟缓冲器Delay_buf1的使能端连接使能信号EN。
当芯片未完成启动、各方面功能不正常时，全局使能信号EN为0，带使能端的第二十反相器的输入电压VIN,EINV为高电位，四个比较器的输出为高电位，由于四个比较器的输出不发生变化，所以脉冲信号CLK_gen在此时也恒为高电位，因此，带使能端的第二十反相器EINV1的输出为0，第十二反相器INV12和第十三反相器INV13构成的锁存器的输出为1，输出时钟信号CLK为0。
当芯片完成启动、各方面功能正常时，全局使能信号EN为1，由于上升沿延迟缓冲器Delay_buf1的输入信号即时钟信号CLK为0，所以上升沿延迟缓冲器Delay_buf1的输出信号VEN,EINV也立刻变为0，因此第二十反相器EINV1的输出为高阻点，第十二反相器INV12和第十三反相器INV13构成的锁存器的输出保持上一状态，为1，进而时钟信号CLK也保持上一状态，为0。脉冲信号CLK_gen在4个比较器的输出电位发生变化时产生一个窄负脉冲，这个窄负脉冲一方面会在经过第二十反相器EINV1、第十三反相器INV13、第十四反相器INV14后，使时钟信号CLK产生一个上升沿，加在上升沿延迟缓冲器Delay_buf1的输入端，使上升沿延迟缓冲器Delay_buf1的输出端也即第二十反相器EINV1的使能端VEN,EINV保持为0并在经过tL,clk的延时后变为1。在这段tL,clk的延时过程中，由于第二十反相器EINV1的使能端一直为0，所以，如果脉冲信号CLK_gen为0，则第二十反相器EINV1输出为1，第十二反相器INV12和第十三反相器INV13构成的锁存器输出为0；如果脉冲信号CLK_gen为1，则第二十反相器EINV1输出为高阻态，第十二反相器INV12和第十三反相器INV13构成的锁存器保持上一状态，仍然为0。一旦tL,clk延时结束，VIN,EINV翻高，由于脉冲信号CLK_gen一般情况下为高，所以时钟信号CLK为低，上升沿延迟缓冲器Delay_buf1又迅速输出VEN,EINV为低。
至此时钟信号生成模块实现了屏蔽tL,clk时长内4个比较器输出信号变化的功能。这意味着后级触发器不会频繁读入不稳定的指令信号，使芯片输出电压动态变化的过程更加平滑稳定。如图4(e)所示为延时单元时序信号示意图。如图4(f)所示为时钟信号生成模块整体时序仿真结果，全局使能信号EN由低翻高，代表系统开始正常工作，第一指令信号VUP_H和第二指令信号VUP_L作为两个典型信号出现变化，代表第一调节电阻RUP的变化，假设第二调节电阻RDOWN不接入芯片中，第三指令信号VDOWN_H和第四指令信号VDOWN_L恒为高。可以看到，在第一指令信号VUP_H和第二指令信号VUP_L发生电平变化时，脉冲信号CLK_gen都会产生一个窄的负脉冲，但是时钟信号CLK只会产生一个下降沿而屏蔽tL,clk时长内的脉冲信号CLK_gen。
如图4(b)所示给出了上升沿延迟缓冲器Delay_buf1的一种具体电路结构，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一PMOS管MP1、第二PMOS管MP2、第九反相器INV9、第十反相器INV10、第十一反相器INV11和第五电容C5，第一NMOS管MN1的栅极连接第九反相器INV9的输入端并作为上升沿延迟缓冲器Delay_buf1的输入端，其漏极连接第一PMOS管MP1的漏极，其源极连接第二NMOS管MN2的漏极和第三NMOS管MN3的栅极并通过第五电容C5后接地；第二NMOS管MN2的栅极连接第九反相器INV9的输出端，其源极连接第三NMOS管MN3和第四NMOS管MN4的源极并接地；第二PMOS管MP2的栅极连接第一PMOS管MP1的栅极和偏置电压Vb，其源极连接第一PMOS管MP1的源极并连接电源电压，其漏极连接第三NMOS管MN3和第四NMOS管MN4的漏极并通过第十一反相器INV11后作为上升沿延迟缓冲器Delay_buf1的输出端；第十反相器INV10的输入端作为上升沿延迟缓冲器Delay_buf1的使能端，其输出端连接第四NMOS管MN4的栅极。
第一PMOS管MP1和第二PMOS管MP2栅极为一个固定的固定偏置电位Vb，第一PMOS管MP1充当电流源，用于给第五电容C5充电，第二PMOS管MP2用于调节第十一反相器INV11输入端的翻转点，第四NMOS管MN4为使能管。当使能端VEN,buf连接的使能信号EN为0时，使能第四NMOS管MN4的栅极为1，使得上升沿延迟缓冲器的输出电压VOUT,buf强制为1；当使能端VEN,buf连接的使能信号EN为1时，使能第四NMOS管MN4的栅极为0，第四NMOS挂MN4不打开，不会对输出电压VOUT,buf有影响。接下来讨论使能信号EN为1时的情况：稳态时，上升沿延迟缓冲器的输入电压VIN,buf为0，则输出电压VOUT,buf为0；输入电压VIN,buf为1，则输出电压VOUT,buf为1。瞬态时，输入电压VIN,buf由0变1，第二NMOS管MN2关闭，第一NMOS管MN1打开，第一PMOS管MP1充当电流源给第五电容C5充电，使得第三NMOS管MN3的栅极电位VC5逐渐升高，当第三NMOS管MN3中的电流与第二PMOS管MP2中的电流相等时，第十一反相器INV11的输入端翻低，从而输出电压VOUT,buf翻高，实现了上升沿延时的作用，延时时间tL,clk的表达式为：
Figure BDA0001856271030000141
其中，IMP1和IMP2为第一PMOS管MP1和第二PMOS管MP2工作在饱和区时的电流，为固定值；μn、Cox、(W/L)MN3、VTH3分别是第三NMOS管MN3的电子迁移率、单位面积的栅氧化层电容值、宽长比以及阈值电压。
当输入电压VIN,buf由1变0，第一NMOS管MN1关闭，第二NMOS管MN2打开，以极快的速度给第五电容C5放电，第三NMOS管MN3的栅极迅速拉低，输出电压VOUT,buf迅速翻低，所以该电路对下降沿几乎没有延时。
如图4(c)所示给出了带使能端的第二十反相器EINV1的一种具体电路结构。第六NMOS管MN6是第二十反相器EINV1的使能管，当第二十反相器EINV1的使能端电压VEN,EINV为高电位时，第三PMOS管MP3和第五NMOS管MN5充当正常反相器的作用；当第二十反相器EINV1的输入电压VIN,EINV为高电位，第二十反相器EINV1的使能端电压VEN,EINV为低电位时，第二十反相器EINV1的输出端VOUT,EINV为高阻点；当VIN,EINV为低电位，VEN,EINV为低电位时，VOUT,EINV输出为高。
指令译码模块将指令译码，输出到基准电压选择模块。如图5所示给出了指令译码模块的一种电路实现结构，包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、4位译码器、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第十五反相器INV15、第十六反相器INV16、第十七反相器INV17、第十八反相器INV18和第十九反相器INV19；第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和第四D触发器DFF4的时钟端均连接时钟信号CLK，其数据输入端分别连接第二指令信号VUP_L、第一指令信号VUP_H、第四指令信号VDOWN_L和第三指令信号VDOWN_H，其输出端分别连接4位译码器的四个输入端；4位译码器根据四个指令信号产生16个译码信号，其中译码信号为0011时译码器的第一输出端输出高电平，译码信号为1011时译码器的第二输出端输出高电平，译码信号为1110时译码器的第三输出端输出高电平，译码信号为1100时译码器的第四输出端输出高电平，译码信号为其余情况时译码器的第五输出端输出高电平；第七电阻R7的一端连接译码器的第一输出端，另一端连接第十五反相器INV15的输入端并输出第一控制信号，第十五反相器INV15的输出端输出第一控制信号的反相信号，第六电容C6接在第十五反相器INV15的输入端和地之间；第八电阻R8的一端连接译码器的第二输出端，另一端连接第十六反相器INV16的输入端并输出第二控制信号，第十六反相器INV16的输出端输出第二控制信号的反相信号，第七电容C7接在第十六反相器INV16的输入端和地之间；第九电阻R9的一端连接译码器的第三输出端，另一端连接第十七反相器INV17的输入端并输出第三控制信号，第十七反相器INV17的输出端输出第三控制信号的反相信号，第八电容C8接在第十七反相器INV17的输入端和地之间；第十电阻R10的一端连接译码器的第四输出端，另一端连接第十八反相器INV18的输入端并输出第四控制信号，第十八反相器INV18的输出端输出第四控制信号的反相信号，第九电容C9接在第十八反相器INV18的输入端和地之间；第十一电阻R11的一端连接译码器的第五输出端，另一端连接第十九反相器INV19的输入端并输出第五控制信号，第十九反相器INV19的输出端输出第五控制信号的反相信号，第十电容C10接在第十九反相器INV19的输入端和地之间。
指令译码模块的功能是将四个指令信号转化为基准电压选择模块能识别的信号，时钟信号生成模块输出的时钟信号CLK作为四个触发器DFF1～DFF4的时钟，触发四个触发器输出刷新，将第一指令信号VUP_H、第二指令信号VUP_L、第三指令信号VDOWN_H和第四指令信号VDOWN_L传送到一个4位译码器DECODER的四个输入端，当译码器的输入S3、S2、S1、S0分别为0011、1011、1110和1100时，译码器的输出D0011、D1011、D1110和D1100分别输出高电平信号，分别对应译码器的第一输出端、第二输出端、第三输出端和第四输出端。如果不使用动态输出电压边界功能或者不慎将两个调节电阻RUP和RDOWN同时接入芯片中，导致译码器输入端S3、S2、S1、S0出现了除0011、1011、1110和1100以外的4位二进制编码，则译码器的第五输出端Others为高电平。经电阻电容滤波后产生五个控制信号及其反相信号，+5％与+5％_inv、+3％与+3％_inv、-3％与-3％_inv、-5％与-5％_inv、Nom与Nom_inv，输出至基准电压选择模块，作为基准电压选择模块中传输门的控制信号。
基准电压选择模块根据指令，调节输出电压。如图6所示给出了基准电压选择模块的一种电路实现结构，包括第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6和第七传输门TG7，第一控制信号及其反相信号作为第三传输门TG3的使能信号，第二控制信号及其反相信号作为第四传输门TG4的使能信号，第三控制信号及其反相信号作为第六传输门TG6的使能信号，第四控制信号及其反相信号作为第七传输门TG7的使能信号，第五控制信号及其反相信号作为第五传输门TG5的使能信号；测试电压值包括一个标准基准电压值和四个标准基准电压值的变化值，本实施例中测试电压值包括标准基准电压值volt以及将标准基准电压变化±5％或±3％后的值+5％Volt、+3％Volt、-3％Volt、-5％Volt，Volt为基准电压的标准值，+5％Volt、+3％Volt、-3％Volt、-5％Volt分别为基准电压标准值的105％、103％、97％和95％，分别使输出电压变化+5％、+3％、-3％、-5％，其他情况输出电压为正常值。第五传输门TG5的输入端连接标准基准电压值volt，第三传输门TG3、第四传输门TG4、第六传输门TG6和第七传输门TG7的输入端分别连接四个标准基准电压值的变化值+5％Volt、+3％Volt、-3％Volt、-5％Volt，其输出端连接在一起并连接第五传输门TG5的输出端作为基准电压选择模块的输出端。
当不使用动态输出电压边界功能，第五传输门TG5导通，其他传输门关闭，输出基准电压的标准值volt到DC-DC变换器的误差放大器基准电压端，DC-DC变换器输出电压为正常值。当需要使芯片输出电压变为标称值+5％，第三传输门TG3导通，其余传输门关闭，将+5％Volt输出到DC-DC变换器的误差放大器基准电压端，DC-DC变换器输出电压上升5％；当需要使芯片输出电压变为标准值+3％，第四传输门TG4导通，其余晶体管关闭，将+3％Volt输出到DC-DC变换器的误差放大器基准电压端，DC-DC变换器输出电压上升3％；当需要使芯片输出电压变为标称值-3％，第六传输门TG6导通，其余传输门关闭，将-3％Volt输出到DC-DC变换器的误差放大器基准电压端，DC-DC变换器输出电压下降3％；当需要使芯片输出电压变为标称值-5％，第七传输门TG7导通，其余传输门关闭，将-5％Volt输出到DC-DC变换器的误差放大器基准电压端，DC-DC变换器输出电压下降5％。由此实现了动态输出电压边界功能。
本实施例中的DC-DC芯片动态输出电压边界的控制电路可以实现DC-DC芯片输出电压准确变化标准值的±3％或±5％，需要使用该功能时只需外挂一个电阻，在不需要使用该功能时不做任何处理即可，简化了外围电路和用户在对后级负载芯片测试过程中的操作。除了本实施例中将标准基准电压以及标准基准电压变化±5％或±3％后的值作为测试电压值外，还可以根据实际需要自行设定测试电压值。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围之内。

Claims (7)

1.一种用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，通过产生不同的测试电压值作为所述DC-DC变换器中误差放大器连接的基准电压从而动态调节所述DC-DC变换器的输出电压；
所述控制电路包括外部指令收集模块、时钟信号生成模块、指令译码模块和基准电压选择模块；
所述外部指令收集模块包括第一输入端和第二输入端分别连接第一调节电阻RUP和第二调节电阻RDOWN，所述控制电路检测是否外接所述第一调节电阻RUP或第二调节电阻RDOWN并检测接入的所述第一调节电阻RUP或第二调节电阻RDOWN的阻值，并根据检测结果控制所述外部指令收集模块产生多个不同的指令信号；
所述时钟信号生成模块包括输入单元和延迟单元，所述输入单元用于检测所述指令信号，当检测到任一所述指令信号发生翻转时产生一个脉冲信号(CLK_gen)；所述延迟单元用于将所述脉冲信号(CLK_gen)的上升沿或下降沿进行延迟后产生时钟信号(CLK)，并在延迟期间屏蔽所述输入单元检测所述指令信号的翻转；
所述指令译码模块在所述时钟信号(CLK)的每个周期内根据所述指令信号产生不同的控制信号分别对应所述不同的测试电压值；
所述基准电压选择模块根据所述控制信号输出对应的所述测试电压值。
2.根据权利要求1所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述脉冲信号(CLK_gen)为负脉冲，所述延迟单元将所述脉冲信号(CLK_gen)的上升沿进行延迟，对所述脉冲信号(CLK_gen)的下降沿不延迟；
所述延迟单元包括上升沿延迟缓冲器(Delay_buf1)、第十二反相器(INV12)、第十三反相器(INV13)、第十四反相器(INV14)和带使能端的第二十反相器(EINV1)，
第二十反相器(EINV1)的输入端连接所述脉冲信号(CLK_gen)，其输出端连接第十二反相器(INV12)的输出端和第十三反相器(INV13)的输入端，其使能端连接上升沿延迟缓冲器(Delay_buf1)的输出端；
第十四反相器(INV14)的输入端连接第十二反相器(INV12)的输入端和第十三反相器(INV13)的输出端，其输出端连接上升沿延迟缓冲器(Delay_buf1)的输入端并输出所述时钟信号(CLK)；上升沿延迟缓冲器(Delay_buf1)的使能端连接使能信号(EN)。
3.根据权利要求2所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述上升沿延迟缓冲器(Delay_buf1)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)和第五电容(C5)，
第一NMOS管(MN1)的栅极连接第九反相器(INV9)的输入端并作为所述上升沿延迟缓冲器(Delay_buf1)的输入端，其漏极连接第一PMOS管(MP1)的漏极，其源极连接第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的栅极并通过第五电容(C5)后接地；
第二NMOS管(MN2)的栅极连接第九反相器(INV9)的输出端，其源极连接第三NMOS管(MN3)和第四NMOS管(MN4)的源极并接地；
第二PMOS管(MP2)的栅极连接第一PMOS管(MP1)的栅极和偏置电压(Vb)，其源极连接第一PMOS管(MP1)的源极并连接电源电压，其漏极连接第三NMOS管(MN3)和第四NMOS管(MN4)的漏极并通过第十一反相器(INV11)后作为所述上升沿延迟缓冲器(Delay_buf1)的输出端；
第十反相器(INV10)的输入端作为所述上升沿延迟缓冲器(Delay_buf1)的使能端，其输出端连接第四NMOS管(MN4)的栅极。
4.根据权利要求1-3任一项所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述外部指令收集模块包括第一电阻(R1)、第二电阻(R2)、第一传输门(TG1)、第二传输门(TG2)、第一比较器(COMP1)、第二比较器(COMP2)、第三比较器(COMP3)、第四比较器(COMP4)、第一电流源(IBIAS1)和第二电流源(IBIAS2)，
第一电阻(R1)一端作为所述外部指令收集模块的第一输入端，另一端通过第一传输门(TG1)后连接第一比较器(COMP1)和第二比较器(COMP2)的正向输入端以及第一电流源(IBIAS1)；
第二电阻(R2)一端作为所述外部指令收集模块的第二输入端，另一端通过第二传输门(TG2)后连接第三比较器(COMP3)和第四比较器(COMP4)的正向输入端以及第二电流源(IBIAS2)；
第一传输门(TG1)和第二传输门(TG2)的使能端连接使能信号(EN)和使能信号的反相信号
Figure FDA0002528193880000021
第一比较器(COMP1)和第三比较器(COMP3)的负向输入端连接第一片内基准电压(Vth_H)，其输出端分别输出第一指令信号(VUP_H)和第三指令信号(VDOWN_H)；
第二比较器(COMP2)和第四比较器(COMP4)的负向输入端连接第二片内基准电压(Vth_L)，其输出端分别输出第二指令信号(VUP_L)和第四指令信号(VDOWN_L)；
通过将第一调节电阻(RUP)接入所述外部指令收集模块的第一输入端，或将第二调节电阻(RDOWN)接入所述外部指令收集模块的第二输入端，来控制所述外部指令收集模块产生的第一指令信号(VUP_H)、第二指令信号(VUP_L)、第三指令信号(VDOWN_H)和第四指令信号(VDOWN_L)输出不同的电平值。
5.根据权利要求4所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述输入单元包括第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第八反相器(INV8)、第一异或门(XOR1)、第二异或门(XOR2)、第三异或门(XOR3)、第四异或门(XOR4)和第一或非门(NOR1)，
第一反相器(INV1)的输入端连接第一异或门(XOR1)的第一输入端和所述第一指令信号(VUP_H)，其使能端通过第三电阻(R3)后连接电源电压，其输出端连接第二反相器(INV2)的输入端并通过第一电容(C1)后接地；第一异或门(XOR1)的第二输入端连接第二反相器(INV2)的输出端，其输出端连接第一或非门(NOR1)的第一输入端；
第三反相器(INV3)的输入端连接第二异或门(XOR2)的第一输入端和所述第二指令信号(VUP_L)，其使能端通过第四电阻(R4)后连接电源电压，其输出端连接第四反相器(INV4)的输入端并通过第二电容(C2)后接地；第二异或门(XOR2)的第二输入端连接第四反相器(INV4)的输出端，其输出端连接第一或非门(NOR1)的第二输入端；
第五反相器(INV5)的输入端连接第三异或门(XOR3)的第一输入端和所述第三指令信号(VDOWN_H)，其使能端通过第五电阻(R5)后连接电源电压，其输出端连接第六反相器(INV6)的输入端并通过第三电容(C3)后接地；第三异或门(XOR3)的第二输入端连接第六反相器(INV6)的输出端，其输出端连接第一或非门(NOR1)的第三输入端；
第七反相器(INV7)的输入端连接第四异或门(XOR4)的第一输入端和所述第四指令信号(VDOWN_L)，其使能端通过第六电阻(R6)后连接电源电压，其输出端连接第八反相器(INV8)的输入端并通过第四电容(C4)后接地；第四异或门(XOR4)的第二输入端连接第八反相器(INV8)的输出端，其输出端连接第一或非门(NOR1)的第四输入端；
第一或非门(NOR1)的输出端输出所述脉冲信号(CLK_gen)。
6.根据权利要求5所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述指令译码模块包括第一D触发器(DFF1)、第二D触发器(DFF2)、第三D触发器(DFF3)、第四D触发器(DFF4)、4位译码器、第七电阻(R7)、第八电阻(R8)、第九电阻(R9)、第十电阻(R10)、第十一电阻(R11)、第六电容(C6)、第七电容(C7)、第八电容(C8)、第九电容(C9)、第十电容(C10)、第十五反相器(INV15)、第十六反相器(INV16)、第十七反相器(INV17)、第十八反相器(INV18)和第十九反相器(INV19)；
第一D触发器(DFF1)、第二D触发器(DFF2)、第三D触发器(DFF3)和第四D触发器(DFF4)的时钟端均连接所述时钟信号(CLK)，其数据输入端分别连接所述第二指令信号(VUP_L)、第一指令信号(VUP_H)、第四指令信号(VDOWN_L)和第三指令信号(VDOWN_H)，其输出端分别连接4位译码器的四个输入端；
所述4位译码器根据四个指令信号产生16个译码信号，其中译码信号为0011时译码器的第一输出端输出高电平，译码信号为1011时译码器的第二输出端输出高电平，译码信号为1110时译码器的第三输出端输出高电平，译码信号为1100时译码器的第四输出端输出高电平，译码信号为其余情况时译码器的第五输出端输出高电平；
第七电阻(R7)的一端连接译码器的第一输出端，另一端连接第十五反相器(INV15)的输入端并输出第一控制信号，第十五反相器(INV15)的输出端输出所述第一控制信号的反相信号，第六电容(C6)接在第十五反相器(INV15)的输入端和地之间；
第八电阻(R8)的一端连接译码器的第二输出端，另一端连接第十六反相器(INV16)的输入端并输出第二控制信号，第十六反相器(INV16)的输出端输出所述第二控制信号的反相信号，第七电容(C7)接在第十六反相器(INV16)的输入端和地之间；
第九电阻(R9)的一端连接译码器的第三输出端，另一端连接第十七反相器(INV17)的输入端并输出第三控制信号，第十七反相器(INV17)的输出端输出所述第三控制信号的反相信号，第八电容(C8)接在第十七反相器(INV17)的输入端和地之间；
第十电阻(R10)的一端连接译码器的第四输出端，另一端连接第十八反相器(INV18)的输入端并输出第四控制信号，第十八反相器(INV18)的输出端输出所述第四控制信号的反相信号，第九电容(C9)接在第十八反相器(INV18)的输入端和地之间；
第十一电阻(R11)的一端连接译码器的第五输出端，另一端连接第十九反相器(INV19)的输入端并输出第五控制信号，第十九反相器(INV19)的输出端输出所述第五控制信号的反相信号，第十电容(C10)接在第十九反相器(INV19)的输入端和地之间。
7.根据权利要求6所述的用于DC-DC变换器动态输出电压边界的控制电路，其特征在于，所述基准电压选择模块包括第三传输门(TG3)、第四传输门(TG4)、第五传输门(TG5)、第六传输门(TG6)和第七传输门(TG7)，
所述第一控制信号及其反相信号作为第三传输门(TG3)的使能信号，所述第二控制信号及其反相信号作为第四传输门(TG4)的使能信号，所述第三控制信号及其反相信号作为第六传输门(TG6)的使能信号，所述第四控制信号及其反相信号作为第七传输门(TG7)的使能信号，所述第五控制信号及其反相信号作为第五传输门(TG5)的使能信号；
所述测试电压值包括一个标准基准电压值和四个标准基准电压值的变化值，第五传输门(TG5)的输入端连接所述标准基准电压值，第三传输门(TG3)、第四传输门(TG4)、第六传输门(TG6)和第七传输门(TG7)的输入端分别连接所述四个标准基准电压值的变化值，其输出端连接在一起并连接第五传输门(TG5)的输出端作为所述基准电压选择模块的输出端。
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