CN104333203B - 一种锁频电路以及开关电源控制电路 - Google Patents

Abstract

本申请公开了一种锁频电路，应用于开关电源中，通过将由开关控制电路产生的PWM控制信号与基准频率信号相比较产生一误差信号，然后再采用该误差信号对开关电源中的开关控制电路的导通时间或者关断时间进行调整，当所述误差信号降低时开关控制电路的固定控制时间增长，当所述误差信号升高时开关控制电路的固定控制时间降低，以此来达到校正PWM控制信号频率的目的，使其与基准频率相同，使得所述开关控制电路输出的PWM控制信号不受外围参数或者工作条件的影响而发生变化，从而具有较强的稳定性。

Description

一种锁频电路以及开关电源控制电路

技术领域

本申请涉及开关电源技术领域，更具体地说，涉及一种锁频电路以及开关电源控制电路。

背景技术

在开关电源设计中，为了获得更小的占空比，使得系统在特定的负载场合能够获得更高的能效，非定频控制电路应运而生。如恒定导通时间(constant on time)控制电路、恒定关断时间(constant off time)控制电路等。但是非定频(或准定频)控制拓扑与定频控制拓扑相比，有一个明显的缺陷在于：当系统的外围参数和工作条件(如输入电压、输出电压、电感等)发生变化时，会导致系统的工作频率会随之变化，这在很大程度上限制了开关控制电路的应用范围。

现有技术中的一般做法是，利用一个PLL锁相环实现输出信号频率对输入信号频率的跟踪，锁相环一般由鉴相器、环路滤波器和压控振荡器三部分组成，但是所述锁相环电路不但结构复杂，而且稳定性差。

发明内容

有鉴于此，本申请提供一种锁频电路，用于解决现有技术中在实现输出信号频率对输入信号频率的跟踪时一般采用结构复杂、稳定性差的PLL锁相环的问题。

为了实现上述目的，现提出的方案如下：

一种锁频电路，应用于开关电源中，所述开关电源包括开关控制电路及功率级电路，包括：

实时获取开关控制电路的输出PWM控制信号；

依据所述PWM控制信号和基准频率信号生成误差信号；

依据所述误差信号调整所述开关控制电路的固定控制时间；

其中，当所述误差信号降低时开关控制电路的固定控制时间增长，当所述误差信号升高时开关控制电路的固定控制时间降低。

优选的，上述锁频电路，包括：

输出端与所述误差检测电路的第二输入端相连的基准频率电路，所述基准频率电路用于输出基准频率信号；

第一输入端与所述开关控制电路的输出端相连、输出端与所述开关控制电路的输入端相连的误差检测电路，所述误差检测电路用于依据所述PWM控制信号和基准频率信号生成并向所述开关控制电路输出误差信号。

优选的，上述锁频电路，包括：

输入端与所述开关控制电路的输出端相所述分频电路，用于依据所述开关控制电路输出的PWM控制信号生成一与所述PWM控制信号相匹配的分频PWM控制信号；

输出端与所述误差检测电路的第二输入端相连的基准频率电路，所述基准频率电路用于输出基准频率信号；

第一输入端与所述分频电路的输出端相连、输出端与所述开关控制电路的输入端相连的误差检测电路，所述误差检测电路用于依据所述分频PWM控制信号和基准频率信号生成并向所述开关控制电路输出误差信号。

优选的，上述锁频电路中，所述分频电路，包括：

N个依次串联的第一触发器，首个第一触发器的第一输入端用于获取所述PWM控制信号，末尾的第一触发器的输出端用于输出分频PWM控制信号，每个第一触发器的输出端和第二输入端之间通过反相器相连，每个第一触发器的第一输入端与前一个第一触发器的第二输入端相连，所述N为不小于1的整数，所述第一触发器为下降沿触发的触发器。

优选的，上述锁频电路中，所述第一触发器为D触发器，所述D触发器的C输入端作为所述第一触发器的第一输入端，所述D触发器的D输入端作为第一触发器的第二输入端。

优选的，上述锁频电路中，所述基准频率电路，包括：

漏极与第三电流源输出端相连、源极接地的第三开关管；

第一输入端输入有基准频率信号、第二输入端输入有分频PWM控制信号、输出端与所述第三开关管的控制端相连的第一控制电路，所述第一控制电路用于在所述分频PWM控制信号的上升沿时控制所述第三开关管断开，当所述基准频率信号为高电平、所述分频PWM控制信号为低电平时控制所述第三开关管导通；

一端接地另一端与所述第三开关管漏极相连的第一电容；

同相输入端与所述第三开关管的漏极相连、反相输入端输入第二基准频率信号、输出端输出基准频率信号的第二比较器。

优选的，上述锁频电路中，所述误差检测电路，包括：

第一输入端与所述分频电路的输出端相连、第二端输入端与所述基准频率电路的输出端相连的逻辑与非门和逻辑或非门；

控制端与所述逻辑与非门的输出端相连、源极与第一电流源的输出端相连的第四开关管；

控制端与所述逻辑或非门的输出端相连、源极与第二电流源的输出端相连、漏极与所述第四开关管的漏极相连的第五开关管；

一端与所述第四、第五开关管的公共端相连、另一端通过第二电容接地的电阻；

正相输入端与所述电阻和第二电容的公共端相连、反相输入端输入有一第三基准信号、输出端与所述开关控制电路的输入端相连的第三比较器。

一种开关电源控制电路，应用于开关电源中，包括：开关控制电路，与所述开关控制电路输出端相连的功率级电路，以及上述任意一项公开的锁频电路。

优选的，上述开关电源控制电路中，所述开关控制电路，包括：

输入端与所述锁频电路相连的恒定导通/关断时间控制电路，所述误差信号与恒定导通/关断时间控制电路中的电流源成正比的，电流源减小恒定导通/关断时间控制电路的固定时间段变长，电流源增大恒定导通/关断时间控制电路的固定时间段变短；

第一输入端与所述恒定导通/关断时间控制电路的输出端相连、第二输入端与第二控制电路相连、输出端与所述功率级电路相连的第二触发器。

从上述的技术方案可以看出，本申请公开的锁频电路通过将由开关控制电路产生的PWM控制信号与基准频率信号相比较产生一误差信号，然后再采用该误差信号对开关控制电路的导通时间或者关断时间进行调整，以此来达到校正PWM控制信号频率的目的，使其与基准频率相同，使得所述开关控制电路输出的PWM控制信号具有较强的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例公开的一种锁频电路的结构图；

图2为本申请实施例公开的一种分频电路的结构图；

图3为本申请实施例公开的一种基准频率电路的结构图；

图4为本申请实施例公开的一种所述锁频电路工作时控制信号的变化示意图；

图5为本申请另一实施例公开的一种所述锁频电路工作时控制信号的变化示意图；

图6为本申请实施例公开的一种误差检测电路的结构图；

图7为本申请实施例公开的一种开关电源控制电路的结构图；

图8为本申请另一实施例公开的一种开关电源控制电路的结构图；

图9为本申请实施例公开的一种恒定导通时间控制电路的结构图；

图10为本申请实施例公开的一种第二控制电路的结构图。

具体实施方式

针对于现有技术中在实现输出信号频率对输入信号频率的跟踪时一般采用结构复杂、稳定性差的PLL锁相环的问题，本申请公开了一种锁频电路以及开关电源控制电路。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

针对于上述方法，参见图1，本申请公开了一种锁频电路，应用于开关电源中，所述开关电源包括：开关控制电路2和功率级电路，该锁频电路1用于实时获取开关控制电路2的输出PWM控制信号，依据所述PWM控制信号和基准频率信号生成误差信号，依据所述误差信号调整所述开关控制电路2的固定控制时间，当所述误差信号降低时开关控制电路的固定控制时间增长，当所述误差信号升高时开关控制电路的固定控制时间降低，所述锁频控制电路1的输出端即为所述锁频电路的输出端。

参见本申请上述实施例公开的锁频电路可见，该电路通过将由开关控制电路产生的PWM控制信号与基准频率信号相比较产生一误差信号，然后再采用该误差信号对开关控制电路的固定控制进行调整，以此来达到校正PWM控制信号频率的目的，使其与基准频率相同，使得所述开关控制电路输出的PWM控制信号具有较强的稳定性。

可以理解的是，本申请还公开了一种所述锁频控制电路的具体结构，参见图1，所述锁频控制电路1可以包括：

误差检测电路102和基准频率电路103；

所述误差检测电路102的第一输入端与所述开关控制电路2的输出端相连、输出端与所述开关控制电路2的输入端相连，所述误差检测电路102的输出端作为所述锁频控制电路1的输出端，所述误差检测电路102用于依据所述PWM控制信号Vpwm和基准频率信号Vref生成并向所述开关控制电路2输出误差信号；

基准频率电路103输出端与所述误差检测电路102的第二输入端相连的，所述基准频率电路103用于输出基准频率信号。

下面对本申请上述实施例中公开的锁频控制电路1的工作过程进行说明：

所述基准频率电路103产生一基准频率信号Vfre，所述开关控制电路2产生的PWM控制信号Vpwm将所述基准频率信号Vfre和PWM控制信号Vpwm通过所述误差检测电路102进行比较，产生误差信号Verr，所述开关控制电路2中的恒定时间产生电路根据误差信号Verr的大小调整所述PWM控制信号的周期，当所述误差信号降低时控制所述PWM控制信号的周期增长，当所述误差信号升高时控制所述PWM控制信号的周期减小。从而达到使PWM信号的频率和基准频率信号同频的目的，使得其稳定性增强。

可以理解的是，本申请上述误差检测电路与所述开关控制电路之间还可以设置有分频电路101；

所述分频电路101的输入端与所述开关控制电路2的输出端相连，用于依据所述开关控制电路2输出的PWM控制信号生成一与所述PWM控制信号相匹配的分频PWM控制信号Vpwm1；

所述误差检测电路102的第一输入端与所述分频电路101的输出端相连、输出端与所述开关控制电路2的输入端相连，所述误差检测电路102的输出端作为所述锁频控制电路1的输出端，此时所述误差检测电路102用于依据所述分频PWM控制信号Vpwm1和基准频率信号Vref生成并向所述开关控制电路2输出误差信号。

可以理解的是，本申请还具体公开了一种分频电路101的结构图，参见图2，所述分频电路101的结构包括：

由N个依次串联的第一触发器1011组成的触发器串，所述触发器串中的首个第一触发器的第一输入端用于获取所述PWM控制信号Vpwm，最后一个第一触发器的输出端用于输出分频PWM控制信号Vpwm1，每个第一触发器1011的输出端和第二输入端之间通过反相器A相连，每个第一触发器的第一输入端与前一个第一触发器的第二输入端相连，所述N可以为不小于1的正整数。

在实际电路设计过程中，所述第一触发器的数量N可以根据分频的需要而设定，选取相应个数的第一触发器1021串联构成分频电路102，由于所述第一触发器1021是下降沿触发的触发器，所述PWM控制信号每经过一个第一触发器，频率就被2分频，故可以根据分频需要，决定分频电路102中第一触发器的数量。

可以理解的是，所述第一触发器1021可以为D触发器，所述D触发器的C输入端作为所述第一触发器的第一输入端，所述D触发器的D输入端作为第一触发器的第二输入端，所述D触发器的Q输出端作为所述第一触发器的输出端。

可以理解的是，本申请还具体公开了一种基准频率电路103的结构图，参见图3，所述基准频率电路103的结构包括：

漏极与第三电流源I1输出端相连、源极接地的第三开关管M3；

第一输入端输入有基准频率信号Vfre、第二输入端输入有分频PWM控制信号Vpwm1、输出端与所述第三开关管M3的控制端相连的第一控制电路1031，所述第一控制电路1031用于在所述分频PWM控制信号Vpwm1的上升沿时控制所述第三开关管M3断开，当所述基准频率信号Vfre为高电平、所述分频PWM控制信号Vpwm1为低电平时，控制所述第三开关管M3导通；

一端接地另一端与所述第三开关管M3漏极相连的第一电容C1；

同相输入端与所述第三开关管M3的漏极相连、反相输入端输入有第二基准频率信号Vfre2、输出端输出基准频率信号Vfre的第二比较器U2。

所述基准频率电路103的工作原理如下：

所述第二基准信号Vref2的大小取决于系统的频率的1/x(x为分频系数)，第三电流源I1用以给第一电容C1充电，第三开关管M3用以控制给第一电容C1充电的开始时刻和结束时刻，所述第一控制电路1031根据基准频率信号Vfre和分频PWM控制信号Vpwm1产生用于控制第三开关管M3通断的控制信号。可以参照图4和图5，在分频PWM控制信号Vpwm1的上升沿来到时，所述第一控制电路1031控制所述第三开关管M3关断，此时第三电源流I1给第一电容C1充电，所述第一电容C1的电容电压Vcap开始上升；在所述第一电容C1的电容电压Vcap的值达到第二基准信号Vref2、基准频率信号Vfre为高且分频PWM控制信号Vpwm1为低时，控制所述第三开关管M3导通，此时第三电源流I1停止给第一电容C1充电，直到下一个周期开始，如此周而复始。

可以理解的是，本申请还具体公开了一种误差检测电路102的结构图，参见图6，所述误差检测电路102的结构包括：

第一输入端与所述基准频率电路103的输出端相连、第二端输入端与所述分频电路101的输出端相连的逻辑与非门NAND和逻辑或非门NOR；

控制端与所述逻辑与非门NAND的输出端相连、源极与第一电流源Ib1的输出端相连的第四开关管M4；

控制端与所述逻辑或非门NOR的输出端相连、源极与第二电流源Ib2的输出端相连、漏极与所述第四开关管M4的漏极相连的第五开关管M5；

一端与所述第四开关管M4和第五开关管M5的公共端相连、另一端通过第二电容C2接地的电阻R；

正相输入端与所述电阻R和第二电容C2的公共端相连、反相输入端输入有一第三基准信号、输出端与所述开关控制电路2的输入端相连的第三比较器U3；

其中，所述第四开关管M4为PMOS管，所述第五开关管M5为NMOS管。

所述误差检测电路102的原理为：

与非门NAND和或非门NOR均同时接收基准频率信号Vfre和分频PWM控制信号Vpwm1，参考图4，若所述PWM控制信号Vpwm的频率过高(即分频PWM控制信号Vpwm1的周期小于基准频率信号Vfre的周期时)，在分频PWM控制信号Vpwm1的下降沿到来时刻t0至所述基准频率电路103中的第一电容C1的电压信号Vcap上升到第二频率基准信号Vref2的时刻t1之间这段时间，基准频率信号Vfre为低电平信号，分频PWM控制信号Vpwm1也为低电平信号，此时或非门NOR的输出信号Vhigh为高电平信号，由于所述第五开关管M5为NMOS管，故所述第五开关管M5导通，所述第二电容C2通过电阻R向第二电流源Ib2放电，则所述第二电容C2上的电压信号Vcap2降低，所述第三比较器U3输出的误差信号Verr降低，参考图9，误差信号Verr与固定时间产生电路中的电流源成正比的，误差信号Verr降低时使得电流源输出减小，电流源输出减小使得所述第三电容C3两端的电压达到第四基准电压信号Vref4的时间增长，从而使得输出Vc1的周期时间变长，即固定时间段变长，使得输出的PWM控制信号的周期也相应增大，最终使得所述PWM控制信号与所述基准频率信号同频率，实现了锁频的目的。

参见图5，当所述分频PWM控制信号Vpwm1的周期大于基准频率信号Vfie的周期时，在分频PWM控制信号Vpwm1的下降沿到来时刻t0和所述基准频率电路103中的第一电容C1的电压信号Vcap上升到第二基准信号Vref2的时刻t1和之间这段时间，基准频率信号Vfre为高电平信号，分频PWM控制信号Vpwm1也为高电平信号，此时所述与非门NAND的输出信号Vlow为低电平信号，所述第四开关管M4为PMOS，故所述第四开关管M4导通，所述第一电流源Ib1通过电阻R向第二电容C2充电，则所述第二电容C2上的电压Vcap2增大，所述第三比较器U3输出的误差信号Verr也增大。参考图9，误差信号Verr与固定时间产生电路中的电流源成正比的，误差信号Verr增大时使得电流源输出增大，电流源输出减小使得所述第三电容C3两端的电压达到第四基准电压信号Vref4的时间减小，从而使得输出Vc1的周期时间变短，即固定时间段变短，使得输出的PWM控制信号的周期也相应减小，最终使得所述PWM控制信号与所述基准频率信号同频率，实现了锁频的目的。

可以理解的是，对应于上述锁频电路，参见图7，本申请还公开了一种开关电源控制电路，应用于开关电源中，包括：开关控制电路2，与所述开关控制电路2输出端相连的功率级电路3，以及上述任意一项公开的锁频电路1。

可以理解的是，参见图7，本申请实施例公开的所述开关控制电路2包括：

输入端与所述锁频电路1相连的恒定导通/关断时间控制电路201；

第一输入端与所述恒定导通/关断时间控制电路201的输出端相连、第二输入端与第二控制电路202相连、输出端与所述功率级电路3相连的第二触发器203。

所述第二控制电路202用于获取采样信号和基准信号，依据采样信号和基准信号的比较结果输出不同的电平信号，以实现开关管的开通或者关断逻辑。

所述第二触发器203，用于依据所述第二控制电路和所述恒定导通/关断时间控制电路的输出信号，控制所述功率级电路中开关管的通断。

当所述恒定导通/关断时间控制电路为恒定时间导通电路时，所述第二触发器203，用于当所述第二控制电路202的输出信号为低电平信号、所述恒定导通/关断时间控制电路201的输出信号为高电平信号时，输出低电平信号，当所述恒定导通/关断时间控制电路201的输出信号由高电频信号变为低电平信号时，所述第二触发器203输出高电平信号。

可以理解的是，本申请上述实施例中的所述第三触发器203可以为RS触发器，其中，所述RS触发器的端为所述第三触发器203的第一输入端，端为所述第三触发器203的第二输入端，端为所述第三触发器203的输出端。

可以理解的是，本申请上述实施例中的所述恒定导通/关断时间控制电路201可以为恒定导通时间控制电路或恒定关断时间控制电路。

参见图8，当所述恒定导通/关断时间控制电路201为恒定导通时间控制电路时，所述第二控制电路202可以为纹波控制电路或谷值控制电路，当所述第二控制电路为纹波控制电路时，所述第二控制电路202包括：

一端用于获取所述功率级电路3的输出信号一端通过第三电阻R3接地的第二电阻R2；

用于将由所述第二电阻R2和第三电阻R3的公共端获取的电压采样信号Vs与一纹波电压信号Vripple相叠加的加法器；

同相输入端与所述加法器的输出端相连、反相输入端用于获取第一基准频率信号的第一比较器U1，所述第一比较器U1的输出端与所述第二触发器203相连。

可以理解的是，参见图9，本申请上述实施例中的所述恒定导通时间/关断时间控制电路可以包括：

受所述误差信号Verr控制的第四电流源I2；

一端与所述第四电流源I2输出端相连、另一端接地的第三电容C3；

同相输入端与所述第四电流源I2的输出端相连、反相输入端输入有第四基准频率信号Vref4的第四比较器U4，所述第四比较器U4的输出端与所述第二触发电路的第一输入端相连。

当所述误差信号Verr减小时，所述电流源I2的输出减小，所述第三电容C3上的电压Vcap3也随之减小，所述恒定导通时间控制电路输出的控制信号Vc1的周期就增大，等效为所述PWM控制信号的周期增大；

当所述误差信号Verr增大时，所述电流源I2的输出增大，所述第三电容C3上的电压Vcap3也随之增大，所述恒定导通时间控制电路输出的控制信号Vc1的周期也就减小，等效为所述PWM控制信号的周期减小。

参见图10，当所述恒定导通/关断时间控制电路201为恒定关断时间控制电路时，所述第二控制电路202可以为峰值控制电路，包括：误差放大电路和第五比较器U5；

所述误差放大电路包括：

一端用于获取所述功率级电路3的输出信号一端通过第三电阻R3接地的第二电阻R2；

反相输入端与所述第二电阻R2和第三电阻R3的公共端相连、同相输入端用于获取第五基准频率信号Vref5的误差放大器EA，所述误差放大器EA用于将所述第二、第三电阻的公共端采集得到的输出电压采样信号VS与所述第五基准频率信号Vref5比较后生成误差放大信号Vs1；

所述第五比较器U5的同相输入端与所述误差放大器EA的输出端相连、反相输入端用于获取所述功率级电路中电感的电感电流信号Vpeak，当所述电感电流峰值达到所述误差放大信号Vs1时，所述第五比较器U5输出低电平信号，此时所述第二触发器203输出高电平信号。

可以理解的是，本申请上述实施例中的所述功率级电路可以为Buck电路、Boost电路或Boost-Buck电路等，当所述功率级电路为Buck电路时，参见图8，所述Buck包括：

源极与Vcc电源相连、栅极与所述第二触发器输出端相连的第一开关管M1；

源极接地、漏极与所述第一开关管M1漏极相连、栅极与所述第二触发器输出端相连的第二开关管M2；

第一端与所述第一开关管M1和第二开关管M2的公共端相连另一端通过输出电容Cout接地的电感L，所述电感L与所述输出电容Cout的公共端作为所述功率级电路的输出端，输出Vout信号。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种锁频电路，应用于开关电源中，所述开关电源包括开关控制电路及功率级电路，其特征在于，用于：

实时获取开关控制电路的输出PWM控制信号；

依据所述PWM控制信号和基准频率信号生成误差信号；

依据所述误差信号调整所述开关控制电路的固定控制时间；

其中，当所述误差信号降低时开关控制电路的固定控制时间增长，当所述误差信号升高时开关控制电路的固定控制时间降低；

所述开关控制电路，包括：

输入端与所述锁频电路相连的恒定导通/关断时间控制电路，所述误差信号与恒定导通/关断时间控制电路中的电流源成正比的，电流源减小恒定导通/关断时间控制电路的固定时间段变长，电流源增大恒定导通/关断时间控制电路的固定时间段变短；第一输入端与所述恒定导通/关断时间控制电路的输出端相连、第二输入端与第二控制电路相连、输出端与所述功率级电路相连的第二触发器。

2.根据权利要求1所述的锁频电路，其特征在于，包括：

第一输入端与所述开关控制电路的输出端相连、输出端与所述开关控制电路的输入端相连的误差检测电路，所述误差检测电路用于依据所述PWM控制信号和基准频率信号生成并向所述开关控制电路输出误差信号；

输出端与所述误差检测电路的第二输入端相连的基准频率电路，所述基准频率电路用于输出基准频率信号。

3.根据权利要求1所述的锁频电路，其特征在于，包括：

输入端与所述开关控制电路的输出端相连的分频电路，用于依据所述开关控制电路输出的PWM控制信号生成一与所述PWM控制信号相匹配的分频PWM控制信号；

第一输入端与所述分频电路的输出端相连、输出端与所述开关控制电路的输入端相连的误差检测电路，所述误差检测电路用于依据所述分频PWM控制信号和基准频率信号生成并向所述开关控制电路输出误差信号；

输出端与所述误差检测电路的第二输入端相连的基准频率电路，所述基准频率电路用于输出基准频率信号。

4.根据权利要求3所述的锁频电路，其特征在于，所述分频电路，包括：

N个依次串联的第一触发器，首个第一触发器的第一输入端用于获取所述PWM控制信号，末尾的第一触发器的输出端用于输出分频PWM控制信号，每个第一触发器的输出端和第二输入端之间通过反相器相连，每个第一触发器的第一输入端与前一个第一触发器的第二输入端相连，所述N为不小于1的整数，所述第一触发器为下降沿触发的触发器。

5.根据权利要求4所述的锁频电路，其特征在于，所述第一触发器为D触发器，所述D触发器的C输入端作为所述第一触发器的第一输入端，所述D触发器的D输入端作为第一触发器的第二输入端。

6.根据权利要求2所述的锁频电路，其特征在于，所述基准频率电路，包括：

漏极与第三电流源输出端相连、源极接地的第三开关管；

第一输入端输入有基准频率信号、第二输入端输入有分频PWM控制信号、输出端与所述第三开关管的控制端相连的第一控制电路，所述第一控制电路用于在所述分频PWM控制信号的上升沿时控制所述第三开关管断开，当所述基准频率信号为高电平、所述分频PWM控制信号为低电平时控制所述第三开关管导通；

一端接地另一端与所述第三开关管漏极相连的第一电容；

同相输入端与所述第三开关管的漏极相连、反相输入端输入第二基准频率信号、输出端输出基准频率信号的第二比较器。

7.根据权利要求3所述的锁频电路，其特征在于，所述误差检测电路，包括：

第一输入端与所述分频电路的输出端相连、第二端输入端与所述基准频率电路的输出端相连的逻辑与非门和逻辑或非门；

控制端与所述逻辑与非门的输出端相连、源极与第一电流源的输出端相连的第四开关管；

控制端与所述逻辑或非门的输出端相连、源极与第二电流源的输出端相连、漏极与所述第四开关管的漏极相连的第五开关管；

一端与所述第四、第五开关管的公共端相连、另一端通过第二电容接地的电阻；

正相输入端与所述电阻和第二电容的公共端相连、反相输入端输入有一第三基准信号、输出端与所述开关控制电路的输入端相连的第三比较器。

8.一种开关电源控制电路，应用于开关电源中，其特征在于，包括：开关控制电路，与所述开关控制电路输出端相连的功率级电路，以及权利要求1-7任意一项公开的锁频电路。