CN116633351A - 一种具有快速启动特性的锁相环 - Google Patents

Abstract

本申请公开了一种具有快速启动特性的锁相环，涉及锁相环技术领域，该锁相环中设置启动控制电路对环路滤波器的输出电压VCTRL进行调节，使得VCTRL随着电源电压的建立在缓慢充电抬升，当电源网络稳定下来，VCTRL电压即已经被抬升至VDD，在锁相环复位结束启动进入正常工作状态前，通过电荷共享效应，就可以让VCTRL电压变为理想的预设电压值，因此在锁相环启动后，短暂时间的环路反馈就能让锁相环进入锁定状态，在不增大带宽的情况下就能缩短VCTRL电压的调整时间，从而缩短锁相环从启动到锁定的时间，使得锁相环具有快速启动特性，有利于提高芯片的运行效率以及完成低功耗设计。

Description

一种具有快速启动特性的锁相环

技术领域

本申请涉及锁相环技术领域，尤其是一种具有快速启动特性的锁相环。

背景技术

锁相环是一种离散时间和连续时间相结合的反馈电路，其核心理念是在输入端完成相位的同步，形成相位锁定状态，目前通用的锁相环的电路结构如图1所示，CLKREF表示输入锁相环的参考时钟，CLKOUT表示锁相环输出给功能模块的时钟信号。锁相环在大规模电路中可以为不同的功能模块提供相应的时钟信号，主要有时钟去歪斜、频率合成、调节占空比等功能，是芯片内重要的电路结构。

为了满足复杂功能的需求，芯片内部会集成大量的功能模块，这些功能模块之间的数据交互都受锁相环的时钟信号控制。功能模块在运行过程中会造成大量的功耗，所以出于低功耗设计考虑，一般的应用场景下，很多功能模块会处于休眠状态。当功能模块需要被唤醒时，锁相环对时钟信号建立的快慢直接影响功能模块的模式转换，也间接影响整个芯片系统的效率和低功耗特性。因此具有快速启动特性的锁相环电路不仅能够提高芯片的运行效率，也能帮助芯片做好低功耗设计。

锁相环输出的时钟信号CLKOUT的频率由环路滤波器的输出电压VCTRL控制，如图2所示，输出电压VCTRL由电荷泵IP的电流ICP对积分电容CS充放电而产生，由于电流ICP有限，而积分电容CS往往是个大电容，因此锁相环启动时，往往需要耗费较长的时间才能将控制电压VCTRL抬升到预设电压值，控制电压VCTRL的充电抬升速度直接影响了锁相环的启动特性。为了加快充电抬升速度，常见的做法是提高电荷泵IP的电流ICP，可以在相同时间内加快VCTRL的抬升速度，缩短锁相环从启动到锁定的时间。但是这种提高锁相环响应速度的方式会增大环路带宽，而增大环路带宽会引入更多的低通相位噪声，增大输出的时钟信号的抖动。

发明内容

本申请人针对上述问题及技术需求，提出了一种具有快速启动特性的锁相环，本申请的技术方案如下：

一种具有快速启动特性的锁相环，该锁相环包括启动控制电路，启动控制电路包括配置模块、第一开关管和电荷共享模块，电荷共享模块中包括电容；第一开关管的一端连接锁相环的电源电压VDD、另一端依次连接电阻RS和电容CS1后接地，第一开关管和电阻RS的公共端输出锁相环中的环路滤波器的输出电压VCTRL并通过电容CP接地，电阻RS和电容CS1的公共端连接电荷共享模块；

在锁相环上电开始时，配置模块控制第一开关管导通，在锁相环的电源电压的建立过程中将输出电压VCTRL抬升；

当输出电压VCTRL升高达到电源电压VDD后，且在锁相环启动前，配置模块控制第一开关管关闭并控制电荷共享模块工作，使得电容CS1和电容CP与电荷共享模块中的电容发生电荷共享效应，输出电压VCTRL从电源电压VDD下降至锁相环相位锁定时的预设电压值，并等待锁相环启动。

其进一步的技术方案为，电荷共享模块包括第二开关管和电容CS2，第二开关管的一端连接电阻RS和电容CS1的公共端，第二开关管的另一端通过电容CS2接地；

当输出电压VCTRL升高达到电源电压VDD，且在锁相环启动前，配置模块控制第二开关管导通，使得电容CS2和电容CS1并联，被充电至VDD的电容CS1和电容CP与电容CS2发生电荷共享效应、将电荷转移到电容CS2上。

其进一步的技术方案为，电荷共享模块还包括第三开关管，第二开关管和电容CS2的公共端连接第三开关管的一端，第三开关管的另一端接地；

在输出电压VCTRL开始升高之前，配置模块控制第二开关管关闭，并控制第三开关管导通以释放电容CS2上的电荷；

当输出电压VCTRL升高达到电源电压VDD后，且在锁相环启动前，配置模块控制第一开关管和第三开关管关闭，并控制第二开关管导通。

其进一步的技术方案为，在锁相环启动后，启动控制电路关闭并停止对输出电压VCTRL的调节。

其进一步的技术方案为，配置模块受控于CH信号：配置模块根据CH信号生成第一开关管的控制信号S1以及第二开关管的控制信号S2；

当CH信号从无效电平切换到有效电平时，控制信号S1从无效电平切换到有效电平使得第一开关管导通，控制信号S2从有效电平切换到无效电平使得第二开关管保持断开；

当CH信号从有效电平切换到无效电平时，控制信号S1从有效电平切换到无效电平使得第一开关管断开，控制信号S2在延时预定时长后从无效电平切换到有效电平使得第二开关管导通。

其进一步的技术方案为，配置模块还受控于DISCH信号，在配置模块中，延时缓冲器X8和X9依次级联，延时缓冲器X8的输入端用于获取DISCH信号，延时缓冲器X9的输出端用于输出第三开关管的控制信号RS1；

当DISCH信号为有效电平时，控制信号RS1为有效电平使得第三开关管导通，当DISCH信号为无效电平时，控制信号RS1为无效电平使得第三开关管断开；

DISCH信号的有效电平的时序早于CH信号的有效电平，在DISCH信号结束有效电平并保持无效电平的过程中，CH信号从无效电平切换到有效电平。

其进一步的技术方案为，配置模块还输出START信号作为锁相环的压控振荡器的使能信号，在输出电压VCTRL达到预设电压值之前，配置模块持续输出无效电平的START信号；在输出电压VCTRL达到预设电压值之后，配置模块输出有效电平的START信号使能压控振荡器，锁相环启动。

其进一步的技术方案为，在配置模块中，延时缓冲器X1、X2、X3和X4依次级联，延时缓冲器X1的输入端用于获取CH信号，延时缓冲器X4的输出端连接与门AND1的一个输入端，延时缓冲器X5的输入端用于获取CH信号、输出端连接与门AND1的另一个输入端，与门AND1的输出端用于输出控制信号S2；

延时缓冲器X6和X7依次级联，延时缓冲器X6的输入端用于获取CH信号，延时缓冲器X7的输出端用于输出所述控制信号S1。

其进一步的技术方案为，配置模块还获取RST信号，配置模块还包括与门AND2，与门AND1的输出端连接与门AND2的一个输入端，与门AND2的另一个输入端用于获取RST信号，与门AND2的输出端START信号，START信号高电平有效，控制信号S2高电平有效，RST信号高电平有效，RST信号的有效电平的时序晚于控制信号S2的有效电平。

其进一步的技术方案为，电容CS1和电容CS2的容值和类型均相同，第二开关管和第三开关管的宽长比相同。

本申请的有益技术效果是：

本申请公开了一种具有快速启动特性的锁相环，该锁相环中设置启动控制电路对VCTRL进行调节，使得VCTRL随着电源电压的建立在缓慢充电抬升，当电源网络稳定下来，VCTRL电压即已经被抬升至VDD，在锁相环复位结束启动进入正常工作状态前，通过电荷共享效应，就可以让VCTRL电压变为理想的预设电压值，因此在锁相环启动后，短暂时间的环路反馈就能让锁相环进入锁定状态，在不增大带宽的情况下就能缩短VCTRL电压的调整时间，从而缩短锁相环从启动到锁定的时间，使得锁相环具有快速启动特性，有利于提高芯片的运行效率以及完成低功耗设计。

相比于使用提高ICP的方法来说，无论设置多大的ICP，锁相环从启动到锁定都不如本申请的方法更快速，而且本申请的方法对VCTRL的调节过程与锁相环启动后的正常工作状态是错开的，降低了锁相环对电源设计的需要，利用电荷共享实现预设电压值的方法操作简单，稳定性较高。

附图说明

图1是通用的锁相环的电路结构。

图2是目前常见的锁相环中的VCTRL的充放电结构图。

图3是本申请一个实施例中的锁相环内的启动控制电路的电路结构图。

图4是本申请一个实施例中的配置模块的电路图。

图5是图3所示的启动控制电路的工作时序图。

具体实施方式

下面结合附图对本申请的具体实施方式做进一步说明。

本申请公开了一种具有快速启动特性的锁相环，请参考图3，该锁相环包括启动控制电路，启动控制电路包括配置模块、第一开关管MP1和电荷共享模块，电荷共享模块中包括电容。

第一开关管MP1的一端连接锁相环的电源电压VDD、另一端依次连接电阻RS和电容CS1后接地。在图3所示的一个实施例中，第一开关管MP1为PMOS管，则第一开关管MP1的源极连接电源电压VDD、漏极连接电阻RS。第一开关管MP1和电阻RS的公共端输出锁相环中的环路滤波器的输出电压VCTRL并通过电容CP接地，电阻RS和电容CS1的公共端连接电荷共享模块。

在锁相环上电开始时，配置模块通过控制信号S1控制第一开关管MP1导通，在锁相环的电源电压的建立过程中将输出电压VCTRL抬升。

当输出电压VCTRL升高达到电源电压VDD后，且在锁相环启动前，配置模块控制第一开关管MP1关闭并控制电荷共享模块工作，使得电容CS1和电容CP与电荷共享模块中的电容发生电荷共享效应，在发生电荷共享效应之前，电容CS1和电容CP且均被充电至VDD，而电荷共享模块中的电容不带电荷，因此在电容发生电荷共享效应后，电容CS1和电容CP会向电荷共享模块中的电容转移电荷，使得电容CS1和电容CP两端的电压下降，从而使得输出电压VCTRL从电源电压VDD下降，直至达到锁相环相位锁定时的预设电压值，并等待锁相环启动。因此通过本申请的该启动控制电路，在锁相环启动进入正常工作状态之前，输出电压VCTRL已经预先调节至合理的电压值，在锁相环启动瞬间，由于输出电压VCTRL已经在合理的电压范围内，所以无需再等待输出电压VCTRL充电上升的时间，所以启动后经过较短时间的环路反馈调整，锁相环中的压控振荡器输出的振荡频率就可以达到满足，从而实现锁相环的锁定，可以在不增大带宽的情况下就缩短锁相环从启动到锁定的时间。

而在锁相环启动后，启动控制电路关闭并停止对输出电压VCTRL的调节，不影响锁相环在启动后的正常工作状态，不会对锁相环的性能产生影响。

其中，如图3所示，电荷共享模块包括第二开关管MN2和电容CS2，第二开关管MN2的一端连接电阻RS和电容CS1的公共端，第二开关管MN2的另一端通过电容CS2接地。在如图3所示的一个实施例中，第二开关管MN2采用NMOS管实现，则第二开关管MN2的漏极连接电阻RS与电容CS1的公共端，第二开关管MN2的源极连接电容CS2。

基于这种电路结构，当输出电压VCTRL升高达到电源电压VDD，且在锁相环启动前，配置模块通过控制信号S2控制第二开关管MN2导通，使得电容CS2和电容CS1并联。在第二开关管MN2导通之前，输出电压VCTRL被抬升至VDD，电容CS1和电容CP并联且均被充电至VDD，而电容CS2上不存在电荷，因此在第二开关管MN2导通后，被充电至VDD的电容CS1和电容CP与电容CS2发生电荷共享效应、将电荷转移到电容CS2上，随着电荷的转移，输出电压VCTRL的电压也会随着电容CS1两端的电压下降。由于电容CS1的容值是电容CP的容值的10倍以上，因此电荷共享效应主要发生在电容CS1和电容CS2之间，电阻RS不会对这一过程产生太大的影响。而且当第二开关管MN2导通，电容CS1和电容CP上的电荷会一次性转移到电容CS2上，不会出现常规锁相环中VCTRL缓慢抬升过程中的锯齿波形。

其中，电容CS1和电容CS2的容值和类型均相同，所以在本申请中，当第二开关管MN2打开发生电荷共享后，输出电压VCTRL会达到电源电压VDD的一半，即上述提到的预设电压值。该预设电压值可以根据应用需求自行调整，并不局限于本申请中提到的设计电压值。

另外，该电荷共享模块还包括第三开关管MN3，第二开关管MN2和电容CS2的公共端连接第三开关管MN3的一端，第三开关管MN3的另一端接地。在如图3所示的一个实施例中，第三开关管MN3采用NMOS管实现，第三开关管MN3的漏极连接第二开关管MN2的源极，第三开关管MN3的源极接地。其中，第二开关管MN2和第三开关管MN3的宽长比相同。

在输出电压VCTRL开始升高前，配置模块通过控制信号S2控制第二开关管MN2关闭，并通过控制信号RS1控制第三开关管MN3导通以释放电容CS2上的电荷。当输出电压VCTRL升高达到电源电压VDD后，且在锁相环启动前，配置模块控制第一开关管MP1和第三开关管MN3关闭，并控制第二开关管MN2导通。

基于配置模块所要实现的控制功能，在一个实施例中，配置模块受控于外部输入的CH信号，CH信号负责传递电荷共享的指令。配置模块根据CH信号生成第一开关管的控制信号S1以及第二开关管的控制信号S2。当CH信号从无效电平切换到有效电平时，控制信号S1从无效电平切换到有效电平使得第一开关管MP1导通而控制信号S2从有效电平切换到无效电平使得第二开关管MN2保持断开，从而抬升输出电压VCTRL。当CH信号从有效电平切换到无效电平时，控制信号S1从有效电平切换到无效电平使得第一开关管MP1断开。为了保证控制信号S1状态切换不会对电容CS2产生影响，控制信号S2需要在控制信号S1状态切换后再延时预定时长后，才从无效电平切换到有效电平使得第二开关管MN2导通，从而触发CS1和CP与CS2之间的电荷共享。若不存在该延时，则电源电压VDD会直接给电容CS1和CS2充电，会影响后续的电荷共享。

在一个实施例中，如图4所示，在配置模块中，延时缓冲器X1、X2、X3和X4依次级联，延时缓冲器X1的输入端用于获取CH信号，延时缓冲器X4的输出端连接与门AND1的一个输入端，延时缓冲器X5的输入端用于获取CH信号、输出端连接与门AND1的另一个输入端，与门AND1的输出端用于输出控制信号S2。延时缓冲器X6、X7级联，延时缓冲器X6的输入端用于获取CH信号，延时缓冲器X7的输出端用于输出控制信号S1。

另外，配置模块还受控于DISCH信号，DISCH信号负责传递释放电容上电荷的指令，在配置模块中，延时缓冲器X8和X9依次级联，延时缓冲器X8的输入端用于获取DISCH信号，延时缓冲器X9的输出端用于输出第三开关管MN3的控制信号RS1。当DISCH信号为有效电平时，控制信号RS1为有效电平使得第三开关管MN3导通从而释放电容CS2上的电荷。当DISCH信号为无效电平时，控制信号RS1为无效电平使得第三开关管MN3断开。DISCH信号的有效电平的时序早于CH信号的有效电平，在DISCH信号结束有效电平并保持无效电平的过程中，CH信号从无效电平切换到有效电平。

另外为了保证电荷共享结束前，锁相环不会启动，该配置模块还输出START信号作为锁相环的压控振荡器的使能信号，在电荷共享结束前也即输出电压VCTRL达到预设电压值之前，配置模块持续输出无效电平的START信号，保证锁相环不会启动。在电荷共享结束后，也即输出电压VCTRL达到预设电压值之后，配置模块输出有效电平的START信号使能压控振荡器，压控振荡器开始工作，锁相环启动。

在一个实施例中，配置模块还获取RST信号，在电荷共享结束前，RST信号为无效电平，配置模块根据CH信号和DISCH信号生成控制信号S1、控制信号S2和控制信号RS1，对输出电压VCTRL进行调节，START信号为无效电平。当输出电压VCTRL调节结束后，RST信号切换至有效高电平，START信号变为有效电平，压控振荡器开始工作。CH信号的有效电平的时序早于RST信号的有效电平，在CH信号结束有效电平并切换至保持无效电平的过程中，RST从无效电平切换到有效电平，且RST信号的有效电平的时序晚于控制信号S2的有效电平，当控制信号S2从无效电平切换到有效电平之后，RST信号的有效电平到来。

因此配置模块获取到的CH信号、DISCH信号和RST信号相互错开，DISCH有效电平结束后CH信号的有效电平才来到开始电荷共享，RST信号的有效电平最晚来到，从而防止压控振荡器提前工作，导致锁相环快速启动功能失效。

则如图4所示，配置模块还包括与门AND2，与门AND1的输出端连接与门AND2的一个输入端，与门AND2的另一个输入端用于获取RST信号，与门AND2的输出端输出START信号。

基于图3所示的第一开关管MP1采用PMOS、第二开关管MN2采用NMOS、第三开关管MN3采用NMOS的结构，则CH信号低电平有效，DISCH信号高电平有效，RST信号高电平有效，控制信号S1低电平有效，控制信号S2高电平有效，控制信号RS1高电平有效。基于此图3所示结构的工作时序图如图5所示。DISCH信号从t1时刻开始切换至高电平，则控制信号RS1切换至高电平，第三开关管MN3导通并释放掉电容CS2上的电荷。DISCH信号在t2时刻切换回低电平，控制信号RS1相应切换至低电平，第三开关管MN3关闭。同时在DISCH信号结束有效电平后，CH信号同步在t2时刻切换至有效的低电平，此时控制信号S1和控制信号S2均切换为低电平，因此第一开关管MP1导通抬升输出电压VCTRL，而第二开关管MN2关闭。CH信号切换回无效的高电平后，控制信号S1切换至无效的高电平使得MP1关闭，此时MP1和MN3都关闭，在延时一段时间后，控制信号S2在t3时刻也切换至高电平，使得第二开关管MN2导通开始电荷共享，此时可以看到输出电压VCTRL从VDD开始下降，直至t4时刻输出电压VCTRL稳定为预设电压值，此时对输出电压VCTRL的调节过程结束并等待锁相环启动以进入正常工作状态。RST信号在t5时刻切换为有效的高电平，则配置模块输出有效的高电平使能压控振荡器，使得锁相环在t5时刻启动并进入正常工作状态，在t5时刻之后，锁相环输出的时钟信号CLKOUT振荡并很快进入稳定状态。

以上所述的仅是本申请的优选实施方式，本申请不限于以上实施例。可以理解，本领域技术人员在不脱离本申请的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本申请的保护范围之内。

Claims (10)

1.一种具有快速启动特性的锁相环，其特征在于，所述锁相环包括启动控制电路，所述启动控制电路包括配置模块、第一开关管和电荷共享模块，所述电荷共享模块中包括电容；所述第一开关管的一端连接所述锁相环的电源电压VDD、另一端依次连接电阻RS和电容CS1后接地，所述第一开关管和电阻RS的公共端输出所述锁相环中的环路滤波器的输出电压VCTRL并通过电容CP接地，电阻RS和电容CS1的公共端连接所述电荷共享模块；

在所述锁相环上电开始时，所述配置模块控制所述第一开关管导通，在所述锁相环的电源电压的建立过程中将输出电压VCTRL抬升；

当输出电压VCTRL升高达到电源电压VDD后，且在所述锁相环启动前，所述配置模块控制所述第一开关管关闭并控制所述电荷共享模块工作，使得电容CS1和电容CP与所述电荷共享模块中的电容发生电荷共享效应，输出电压VCTRL从电源电压VDD下降至所述锁相环相位锁定时的预设电压值，并等待所述锁相环启动。

2.根据权利要求1所述的具有快速启动特性的锁相环，其特征在于，所述电荷共享模块包括第二开关管和电容CS2，第二开关管的一端连接电阻RS和电容CS1的公共端，所述第二开关管的另一端通过电容CS2接地；

当输出电压VCTRL升高达到电源电压VDD，且在所述锁相环启动前，所述配置模块控制所述第二开关管导通，使得电容CS2和电容CS1并联，被充电至VDD的电容CS1和电容CP与电容CS2发生电荷共享效应、将电荷转移到电容CS2上。

3.根据权利要求2所述的具有快速启动特性的锁电容CS1相环，其特征在于，所述电荷共享模块还包括第三开关管，所述第二开关管和电容CS2的公共端连接所述第三开关管的一端，所述第三开关管的另一端接地；

在输出电压VCTRL开始升高之前，所述配置模块控制所述第二开关管关闭，并控制所述第三开关管导通以释放电容CS2上的电荷；

当输出电压VCTRL升高达到电源电压VDD后，且在所述锁相环启动前，所述配置模块控制所述第一开关管和所述第三开关管关闭，并控制所述第二开关管导通。

4.根据权利要求3所述的具有快速启动特性的锁电容CS1相环，其特征在于，在所述锁相环启动后，所述启动控制电路关闭并停止对输出电压VCTRL的调节。

5.根据权利要求3所述的具有快速启动特性的锁电容CS1相环，其特征在于，所述配置模块受控于CH信号：所述配置模块根据CH信号生成所述第一开关管的控制信号S1以及所述第二开关管的控制信号S2；

当CH信号从无效电平切换到有效电平时，控制信号S1从无效电平切换到有效电平使得所述第一开关管导通，控制信号S2从有效电平切换到无效电平使得所述第二开关管保持断开；

当CH信号从有效电平切换到无效电平时，控制信号S1从有效电平切换到无效电平使得所述第一开关管断开，控制信号S2在延时预定时长后从无效电平切换到有效电平使得所述第二开关管导通。

6.根据权利要求5所述的具有快速启动特性的锁电容CS1相环，其特征在于，所述配置模块还受控于DISCH信号，在所述配置模块中，延时缓冲器X8和X9依次级联，延时缓冲器X8的输入端用于获取DISCH信号，延时缓冲器X9的输出端用于输出所述第三开关管的控制信号RS1；

当DISCH信号为有效电平时，控制信号RS1为有效电平使得所述第三开关管导通，当DISCH信号为无效电平时，控制信号RS1为无效电平使得所述第三开关管断开；

DISCH信号的有效电平的时序早于CH信号的有效电平，在DISCH信号结束有效电平并保持无效电平的过程中，CH信号从无效电平切换到有效电平。

7.根据权利要求5所述的具有快速启动特性的锁电容CS1相环，其特征在于，所述配置模块还输出START信号作为所述锁相环的压控振荡器的使能信号，在输出电压VCTRL达到所述预设电压值之前，所述配置模块持续输出无效电平的START信号；在输出电压VCTRL达到所述预设电压值之后，所述配置模块输出有效电平的START信号使能所述压控振荡器，所述锁相环启动。

8.根据权利要求7所述的具有快速启动特性的锁电容CS1相环，其特征在于，在所述配置模块中，延时缓冲器X1、X2、X3和X4依次级联，延时缓冲器X1的输入端用于获取CH信号，延时缓冲器X4的输出端连接与门AND1的一个输入端，延时缓冲器X5的输入端用于获取CH信号、输出端连接与门AND1的另一个输入端，与门AND1的输出端用于输出所述控制信号S2；

延时缓冲器X6和X7依次级联，延时缓冲器X6的输入端用于获取CH信号，延时缓冲器X7的输出端用于输出所述控制信号S1。

9.根据权利要求8所述的具有快速启动特性的锁电容CS1相环，其特征在于，所述配置模块还获取RST信号，所述配置模块还包括与门AND2，与门AND1的输出端连接与门AND2的一个输入端，与门AND2的另一个输入端用于获取RST信号，与门AND2的输出端输出START信号，START信号高电平有效，控制信号S2高电平有效，RST信号高电平有效，RST信号的有效电平的时序晚于控制信号S2的有效电平。

10.根据权利要求3所述的具有快速启动特性的锁电容CS1相环，其特征在于，电容CS1和电容CS2的容值和类型均相同，所述第二开关管和所述第三开关管的宽长比相同。