KR920004335B1 - 전압제어발진회로 - Google Patents

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KR920004335B1
KR920004335B1 KR1019890006579A KR890006579A KR920004335B1 KR 920004335 B1 KR920004335 B1 KR 920004335B1 KR 1019890006579 A KR1019890006579 A KR 1019890006579A KR 890006579 A KR890006579 A KR 890006579A KR 920004335 B1 KR920004335 B1 KR 920004335B1
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히로유키 모테기
사토시 스즈키
히로키 무로가
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

전압제어발진회로
제 1 도는 본 발명에 따른 전압제어발진회로의 전체구성을 도시한 블록도,
제 2 도는 제 1 도중 가변지연회로의 1단(段)의 구체적인 예를 도시한 회로도,
제 3 도는 제 1 도중 위상비교기 및 충전펌프회로의 구체적인 예를 도시한 회로도,
제 4 도는 제 1 도중 저역통과필터의 구체적인 예를 도시한 회로도,
제 5 도는 제 1 도중 레벨변환회로의 구체적인 예를 도시한 회로도,
제 6 도∼ 제 8도는 각각 제 1 도중 PLL부의 동작예를 도시한 타이밍자트,
제 9 도는 제 5 도에 도시된 레벨변환회로의 특성도,
제 10 도는 제 1 도의 레벨변환회로에 관해 상기 제 5 도의 예와는 다른 구체적인 예를 도시한 회로도,
제 11 도는 제 10 도에 도시된 레벨변환회로에 특성도,
제 12 도 및 제 13 도는 각각 제 1 중 레벨변환회로의 다른 구체적인 예를 도시한 회로도,
제 14 도는 제 1 도중 가변지연회로의 1단에 관해 상기 제 2 도의 예와 다른구체적인 예를 도시한 회로도,
제 15 도 및 제 16도는 각각 제 14 도의 가변지연회로를 이용한 경우 제 1 도에 도시된 레벨변환회로의 구체적인 예를 도시한 회로도,
제 17 도는 종래의 전압제어회로를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : PLL부 2 : VCO부
3 : 제 1 가변지연회로 4 : 위상비교기
5 : 인버터 6 : 충전펌프회로
7 : 저역통과필터(LPF) 8 : 제 1 레벨변환회로
9 : 제 2 레벨변환회로 10 : 제 2 가변지연회로
11 : 인버터 21 : 제 1 전송게이트
22, 24 : 인버터 23 : 제 2 전송게이트
25 : 제 1 CMOS 전송게이트 26 : 제 2 CMOS 전송게이트
51, 52, 56, 60 : P 채널트랜지스터
53, 55, 57, 59, 61 : N채널트랜지스터
[산업상의 이용분야]
본 발명은 발진회로에 관한 것으로, 특히 위상동기루프방식의 주파수신세사이저에 이용되는 집적회로화된 전압제어발진회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제어전압에 따라서 출력주파수가 변화되는 종래의 전압제어발진회로(Voltage Controlled Oscillator ;이하 VCC 라 칭함)는 제 17 도에 도시된 바와 같이 구성되어 있는바, 동도면에서 참조부호 71은 제어전압(Vin)의 입력노드, 72는 입력용 n채널트랜지스터, 73 및 74는 전류미러회로(75)를 구성하는 부하용 P채널트랜지스터이다. 그리고 P채널트랜지스터(76) 및 N채널트랜지스터(77)는 제 1 CMOS 인버터(78)를 구성하고 있는 바, 이 제 1 CMOS 인버터(78)의 출력노드(79)와 접지간에는 제 1 용량(80)이 접속된다. 더욱이 P채널트랜지스터(81) 및 N채널트랜지스터(82)는 제 2 CMOS 인버터(83)를 구성하고 있는 바, 이 제 2 CMOS 인버터(83)의 출력노드(84)와 접지간에는 제 2 용량(85)이 접속된다. 상기 양 CMOS인버터(78,83)의 출력노드 (79,84)에는 전압비교기(86,87)의 입력단이 각각 접속되고, 이 전압비교기(86,87)의 출력단에는 출력단에는 RS 플립플롭회로(88)의 셋트입력단(S) 및 리셋트입력단(R)이 각각 접속된다. 이 플립플롭회로(88)의 셋트출력단(Q) 및 리셋트출력단(
Figure kpo00001
)은 상기 제 1 및 제 2 CMOS인버터(78,83)의 입력단에 각각 접속되는 바, 그중 리셋트출력단(
Figure kpo00002
)의 출력이 인버터(89)에 의해 반전되어 출력전압(Vout)으로서 출력된다.
다음에 상기 VCO의 동작을 간단히 설명하면, 제어전압(Vin)에 의한 전류가 입력트랜지스터(72)에 흐르면, 이것과 같은 전류(I)가 전류미러회로(75)의 출력측 트랜지스터(74)로 부터 2개의 CMOS 인버터(78,83)에 각각 공급된다. 여기서 초기상태로서 플립플롭회로(88)의 출력단(Q)이 로우레벨(L),출력단(
Figure kpo00003
)이 하이레벨(H)인 것으로 가정하면, 2개의 CMOS 인버터(78,83)의 트랜지스터(76,82)는 온, 트랜지스터(77,81)는 오프로 된다. 이상태에서 상기 전류(I)에 의해 온상태의 한쪽 트랜지스터(76)를 통해 제 1 용량(80)이 충전된다. 이렇게 충전될 때 상기 제 1 용량(80)의 단자전압이 전압비교기(86)의 임계치전압(Vth1)을 넘으면, 그 출력이 하이레벨(H)로 되어 플립플롭회로(88)의 출력이 반전되는바, 즉 그 RS플립플로회로(88)의 출력(Q,
Figure kpo00004
)이 각각 하이레벨(H)과 로우레벨(L)로 반전됨으로써 2개의 CMOS인버터(78,83)의 트랜지스터(76,82)가 오프, 트랜지스터(77,81)가 온상태로 반전된다. 이렇게 되면 상기 전류(I)에 온상태로 반전된 한쪽 트랜지스터(81)를 통해 제 2 용량(85)이 충전되고, 미리 충전되어 있던 제 1 용량(80)의 전하는 온상태로 반전된 다른 트랜지스터(77)를 통해 접지로 방전된다.
한편 충전이 이루어지는 제 2 용량(85)의 단자전압이 전압비교기(87)의 임계치전압(Vth2)을 넘으면, 그 출력이 하이레벨(H)로 되어 플립플롭회로(88)의 출력이 반전되는 바, 즉 플립플롭회로(88)의 출력(Q,
Figure kpo00005
)이 각각 로오레벨(L)과 하이레벨(H)로 반전됨으로써 전술한 바와 같이 트랜지스터(76,82)가 온, 트랜지스터(77,81)가 오프상태로 되돌아 온다. 상기와 같은 동작이 반복하여 이루어짐으로써 인버터(89)의 출력단에 발진전압(Vout)이 얻어지는데, 그 주파수(f)는
Figure kpo00006
식에 의해 결정된다.
여기서, C는 상기 용량(80,85)의 값이고, Vref는 각 전압비교기(86,87)의 임계치전압(Vth1,Vth2)이다.
그러나, 상기한 바와 같은 종래의 VCO를 IC칩상에 형성할 경우, 제조조건(프로세스변수)의 오차에 의해 트랜지스터의 게이트길이, 게이트임계치전압, 게이트산화막의 두께등에 오차가 발생됨으로써 상기 식(1)의 I,C,Vref가 크게 변동되어 발진중심 주파수가 크게 변동하게 된다. 따라서 이VCO를 이용한PLL(Phase Lockd Loop)시스템등의 특성에 악영향을 주게 되고 자재에 대한 제품의 비율이 저하되는 문제점이 있다.
[발명의 목적]
본 발명은 상기와 같이 제조조건의 오차에 의해 발진 중심주파스가 크게 변동되는 문제점과 응용시스템의 자재에 대한 제품의 비율이 저하되는 문제점을 해결하기 위해 발명된 것으로, 발진중심주파수를 제조조건의 오차에 영향을 받지 않도록 하면서 임의로 설정가능할 수 있도록 전압제어발진회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명의 전압제어발진회로는, 각각 제어신호에 기초하여 신호지연시간이 제어되도록 종석접속된 m단의 지연단으로 이루어져 기준주파수신호(Fref)를 소정시간 지연시켜주는 제 1 지연수단(3)과, 이 제 1 지연수단(3)의 출력과 상기 기준주파수신호(Fref)의 위상치에 대응되는 위상차전압(Voff)을 발생시키는 위상차전압발생수단(4) 및, 기준전압과 상기 위상차전압(Voff)에 기초하여 상기 제 1 지연수단(3)내의 각 지연단에서의 신호지연시간을 결정하기 위해 상기 제어신호(PV)를 발생시키는 제 1 제어신호발생수단(8)을 구비하여 이루어진 위상동기루프부(1)와 ; 각각 상기 제 1 지연수단(3)내의 지연단과 등가로 구성되도록 종속접속된 n단의 지연단으로 이루어진 제 2 지연수단(10)과, 제 2 지연수단(10)의 출력을 그 입력측에 궤환시켜주도록 되어 있으면서 그 제 2 지연수단(10)과 더불어 링발진회로를 구성하는 궤환수단(11) 및, 출력주파수 제어용 제어전압(Vcont)과 상기 위상차전압(Voff)에 기초하여 상기 궤환수단(11)내에 각 지연수단에서의 신호지연시간을 결정하기 위해 제어신호(PV)를 발생시키는 제 2 제어신호발생수단(9)으로 이루어진 전압제어발진부(2)를 구비한 구성으로 되고 ; 그중 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연수단이 제 1 전송게이트(21)와, 그 출력이 공급되는 인버터(22), 이 인버터(22)의 출력이 공급되는 제 2 전송게이트(23) 및, 그 출력이 공급되는 인버터(24)로 구성되고, 상기 제 1 및 제 2 제어신호발생수단(8,9)이 각각 제 1 전압(Vcc)과 제 1 출력노트(54)간에 소스와 드레인이 삽입되고 게이트 상기 위상차전압(Voff)이 공급되는 P채널형의 제 1 트랜지스터(51)와, 상기 제 1 전압(Vcc)과 상기 제 1 출력노드(54)간에 소스와 드레인이 삽입되고 게이트가 상기 제 1 출력노드(54)에 접속된 P채널형의 제 2 트랜지스터(52), 상기 제 1 출력노드(54)와 제 2 전압(접지전압)간에 소스와 드레인이 삽입되고 게이트에 상기 기준전압(Vref) 과 제어전압(Vcont)중 어느 한쪽이 공급되는 n채널형의 제 3 트랜지스터(53)로 구성되며, 상기 제 1 및 제 2 제어신호 발생수단(8,9)의 제 1 출력노드(54)의 신호가 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연단의 제 1 및 제 2 전송게이트(21,23)에 각각 공급되도록 구성되어 있다.
[작용]
상기와 같이 구성된 본 발명의 전압제어발진회로는 전압제어발진회로내부의 링발진회로를 구성하는 제 2 지연수단에서의 지연시간을 제어함으로써 발진주파수의 중심주파수를 결정하게 된다. 이 지연시간은 위상동기루프부에 의해 정밀하게 제어되므로 제조조건의 오차에 영향을 받지 않고 안정된 중심주파수가 얻어진다. 또, 기준주파수신호 또는 제 1 지연수단의 지연단수 m과 제 2 지연수단의 지연단수 n과의 비를 가변시킴으로써 중심주파수 대역을 임의로 설정할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도는 본 발명에 따른 전압제어발진회로의 전체구성을 도시한 불럭도이다. 동도면에서 참조부호 1은 PLL부, 2부 VCO부로서, PLL부(1)에는 기준주파수신호(Fref) 및 기준전압(Vref)이 입력받아서 루프내부의 지연회로의 지연시간을 일정(예컨대 상기 기준주파수신호(Fref)의 주기(T)의 1/2)하게 되도록 궤환제어를 행하는 것이다.
또, VCO부(2)는 제어전압(Vcont) 및 PLL부(1)에서의 위상동기루프내의 저역통과필터(7)의 출력전압(Voff) 을 입력받아서 지연회로를 이용한 링발진회로의 지연시간을 상기 양 전압으로 제어함으로서 발진주파수(Fvco)가 정하는 것이다. 상기 PLL부(1)에서의 기준주파수신호(Fref)는 제 1 가변지연회로(3) 및 위상비교기(4)의 한쪽 입력단에 입력되고, 이 제 1 가변지연회로(3)의 출력(DO)은 인버터(5)를 매개하여 상기 위상비교기(4)의 다른쪽 입력단에 입력된다. 또, 상기 위상비교기(4)는 2개의 입력의 위상관계를 비교하여 그 비교결과에 따라 제 1 출력(CP) 또는 제 1 출력(DP)을 제어한다. 이 2개의 출력( CP, DP )은 충전펌프회로(6)에 입력되고, 이 충전펌프회로(6)의 출력은 저역통과필터(LPF ; 7 )에 입력되며, 이 저역통과필터(7)의 출력전압(Voff) 및 기준전압(Vref)이 제 1 레벨변환회로(8)에 입력된다. 여기서 상기 제 1 레벨변환회로(8)는 2개의 입력전압레벨에 따라 출력전압(PV)의 전압레벨을 제어하는 것으로, 그 출력전압(PV)은 상기 제 1 가변지연회로(3)에 지연량 제어신호로서 입력된다. VCO부(2)에서는 상기 저역통과필터(7)의 출력전압(Voff)과 제어전압(Vcont)이 제 2 레벨변환회로(9)에 입력되는데, 이 제 2 레벨변환회로(9)는 제 1 레벨변환회로(8)와 마찬가지로 2개의 입력전압레벨에 따라서 출력(PV)의 전압레벨을 제어하는 것으로, 이 출력전압(PV)은 제 2 가변지연회로(10)에 지연량제어신호로서 입력된다. 여기서 상기 제 2 가변지연회로(10)의 입출력단간에는 인버터(11)가 접속되어 있는바, 이 인버터 (11)는 제 2가변지연회로(10)와 더불어 링발진회로를 구성한다. 그리고 제 2 레벨변화회로(9),제 2 가변지연회로(10) 및 인버터(11)는 각각 제 1 레벨변환회로(8), 제 1가변지연회로(3) 및 인버터(5)와 동일하게 구성된다.
상기 가변지연회로(3,10)는 각각 예컨대 제 2 도에 도시된 바와 같은 기본회로가 필요로 하는 수만큼 접속되어 구성되는바, 제 1 가변지연회로(3)에서는 상기 기본회로가 m단, 제 2 가변지연회로(10)에서는 상기 기본회로가 n단 각각 정속접속된다. 즉, 입력된 신호는 P채널트랜지스터로 이루어진 제 1 전송게이트 (21)와 인버터(22), P채널 트랜지스터로 이루어진 제 2 전송게이트(23) 및 인버터(24)를 직렬로 매개하여 출력된다. 상기제 1 및 제 2 전송게이트(21,23)의 게이트에는 지연량제어신호(PV)가 각각 공급된다. 따라서 상기 지연량제어신호(PV)에 의해 제 1 및 제 2전송게이트(21,23)의 저항성분이 변화되어, 각 기본회로의 지연량이 변화하게 된다.
제 3 도는 PLL부(1)내의 위상비교기(4)와 충전펌프회로(6)의 구체적인 구성을 도시한 회로도로서, 위상비교기(4)에서의 기준주파수신호(Fref)는 D형 플립플롭(31)에 클럭신호로서 입력되고, 제 1 도에 도시된 인버터(5)의 출력(NDO)은 D형 플립플롭(32)에 클럭신호로서 입력된다. 또, 상기 양 플립플롭(31,32)이 각출력(Q) 은 AND게이트 (33)에 입력되고, 이 AND게이트(33)의 출력은 상기 양 플립플롭(31,32)에 리셋트신호로서 입력된다. 그리고 그중 한쪽 플립풀롭(31)의 출력(Q)은 인버터(34)를 매개하여 제 1 출력(CP)으로서 출력되고, 다른쪽 플립플롭(32)의 출력(Q)은 제 2 출력 (DP)으로서 출력된다. 충전펌프회로(6)는 전원전압(Vcc)과 접지간에 직렬접속된 P채널트랜지스터(35)와 N채널트랜지스터(36)로 구성된 것으로, 트랜지스터(35,36)의 게이트에는 상기 위상비교기(4)의 제 1출력(CP) 및 제 2 출력(DP)에 각각 입력된다.
한편, 제 1 도에 도시된 상기 저역통과필터(7)는 예컨대 제 4 도(a)에 도시된 바와 같이 저항(41,42) 및 용량(43)으로 구성되거나, 제 4 도(b)에 도시된 바와 같이 저항(44,45,46) 및 용량(47,48)으로 구성된다.
그리고 상기 제 1 및 제 2 레벨변환회로(8,9)는 각각 예컨대 제 5 도에 도시된 바와같이 2개의 P 채널트랜지스터(51,52)와 1개의 N 채널트랜지스터(53)로 구성된다. 상기 P채널트랜지스터(51)의 소스와 드레인은 전원전압(Vcc)과 상기 전압(PV)을 얻는 노드(54)사이에 삽입되고, 이 트랜지스터(51)의 게이트에는 상기저역통과필터(7)로부터 출력되는 전압(Voff)이 입력된다. 그리고, 상기 P 채널트랜지스힐(52)의 소스와 드레인은 전원전압(Vcc)과 상기 노드(54)사이 삽입되고 이 트랜지스터(52)의 게이트는 노드(54)에 접속된다. 또 상기 N 채널트랜지스터(53)의 소스와 드레인은 상기 노드(54)와 접지간에 삽입되어 있는데, 제 1 레벨변환회로(8)로부터는 상기 트랜지스터(53)의 게이트에 기준전압(Vref)이 입력되고, 제 2 레벨변환회로(9)로부터는 상기 트랜지스터(53)의 게이트에 제어전압(Vcont)이 입력된다.
다음에는 먼저 제 1 도중의 PLL회로부(1)의 동작을 설명한다. 지금 제 6 도의 타이밍챠트에 도시된 바와 같이, 인버터(5)에서의 지연시간을 포함하여 제 1 가변지연회로(3)의 지연시간이 T/2(T는 기준주파수신호(Fref)의 주기)보다 작을 때, 위상비교기(4)의 제 1 출력(CP)은 하이레벨(H)상태로 되고, 제 2 출력(DP)은 지연시간이 짧은 부분만큼 하이레벨(H)로 된다. 이 제 2 출력(DP)의 하이레벨(H)은 충전펌프(6)에 대해 방전펄스(discjarge pulse)로서 입력되는데, 충전펌프회로(6)에서는 제 3 도에 도시된 N 채널트랜지스터(36)가 출력(DP)이 하이레벨(H)인 주기동안 온상태로 되어, 이 출력(37)을 방전시킨다. 따라서 저역통과필터(7)의 출력전압(Voff)은 저하된다. 이때 기준전압(Vref)이 예컨대 전원전압(Vcc)의 1/2전압으로 일정하게 되어있는 것으로 가정하면, 제 1 레벨변환회로(8)의 출력전압(PV)은 상승한다. 즉, P 채널트랜지스터(51)의 게이트에 저역통과필텨(7)의 출력전압(Voff)이 입력되고, N 채널트랜지스터(53)의 게이트에 기준전압(Vref)이 입력되어 있는 것으로 하면, 상기와 같이 전압(Voff)이 저하됨으로써 P 채널트랜지스터(51)에 흐르는 전류가 증가하고, 노드(54)의 전압(PV)은 상승한다. 그래서 제 2 도에 도시된 제 1 가변지연회로(3)내의 각 기본회로의 전송게이트 (21,23)에 저항성분이 증가하게되고, 이 결과로서 가변지연회로(3)의 지연시간이 커지게 된다.
상기와는 다르게 제 7 도의 타이밍챠트에 도시된 바와 같이, 인버터(5)에서의 지연시간을 포함하여 가변지연회로(3)의 지연시간 T/2(T는기준주파수신호(Fref)의 주기)보다 클때에는 위상비교기(4)의 제 2 출력(DP)이 로우레벨(L)의 상태로 되고, 제 1 출력(CP)은 지연시간이 긴 부분만큼 로우레벨(L)로 된다. 이 제 1 출력(CP)의 로우레벨(L)은 충전펌프회로(6)에 대한 충전펄스로서 입력되는 바, 충전펌프회로(6)에서는 제 3 도에 도시된 P 채널트랜지스터(35)가 상기 출력(CP)의 로우레벨(L)기간동안 온상태로 되어 그 출력(37)을 충전시킨다. 따라서, 저역통과필터(7)의 출력전압(Voff)이 상승됨으로써 노드(54)의 전압(PV)이 저하되어 제 2 도에 도시된 제 1 가변지연회로(3)내의 각 기본회로중 전송게이트(21,23)에서의 저항성분이 감소하게 됨으로서 가변지연회로(3)의 지연시간이 작아지게 된다.
또한 제 8 도의 타이밍챠트에 도시된 바와 같이, 제 1 가변지연회로(3)의 지연식간이 상기 T/2와 같게 되고, PLL 루프가 변화하지 않는 안정상태로 될 경우에는 상기 위상비교기(4)의 양 출력(CP,DP) 도 하이레벨(H)과 로우레벨(L)의 일정레벨로 된다. 이때 제 1 레벨변환회로(8)의 출력(PV)전위는 일정하게 되어 제 1 가변지연회로(3)에서의 지연량은 일정한 상태로 된다. 이와 같은동작에 의해 상기 가변지연회로(3)의 지연시간이 매우 정확히 제어되게 된다. 한편,VCO부(2)에서 제어전압(Vcont)이 기준전압(Vref)과 같은 레벨로 되면, 제 2 레벨변환회로(9)의 입력이 PLL 부(1)이 제 1 레벨변환뢰로(8)의 입력과 같게 디므로, 제 2 가변지연회로(10)내의 각 기본회로의 지연시간은 PLL부(1)의 제 1 가변지연회로(3)내의 각 기본회로의 지연시간과 같게 된다. 여기서 PLL부부(1)의 제 1 가변지연회로(3)중 기본회로(1) 1단의 지연시간(t)은
Figure kpo00007
식에 의해 결정된다. 또, VCO부(2)의 제 2 가변지연회로(10)와 인버터(11)로 이루어진 링발진회로에서의발진주파수(Fvco)는
Figure kpo00008
식에 의해 결정된다. 따라서 상기(2)식을 (3)식에 대입하면,
Figure kpo00009
가 얻어진다.
즉, VCO부(2)의 링발진회로에서의 발진주파수(Fvco)는 n, m값과 기준주파스신호(Fref)에 기초하여 결정되기 때문에, 제조조건의 오차에 의존하지 않으므로 중심주파수가 안정된 발진출력이 얻어지게 된다. 또 제어전압(Vcont)의 레벨을 변화시키면 레벨변환회로(9)의 출력(PV)이 변화되어 제 2 가변지연회로(10)의 지연시간이 변화되므로 Fvco도 변화하게 된다. 여기서 제 9도는 제어전압(Vcont)에 대한 발진주파수신호(Fvco)의 특성의 일례를 도시한 것으로, 제 9 도에서 각 특성곡선(a,b,c)이 상승되기까지 제어전압치(Vtha, Vthb, Vthc)는 상승 제 5 도에 도시된 레벨변환회로중 N 채널트랜지스터(53)의 임계치전압이다. 즉 제조시의 오차가 이 트랜지스터(53)의 임계치전압의 오차로 되어 발진주파수신호(Fvco)에 영향을 주게 되는데, 통상적으로이 오차의 범위는 0.6V 정도이다.
이러한 특성은 다음과 같이하여 얻어진다. 즉, VCO 부(2)의 제 2 레벨변환회로(9)에는 제 5 도에 도시된 바와 같은 P 채널트랜지스터(51)의 게이트에 저역통과필터(7)로부터의 출력전압(Voff)이 입력되고, N 채널트랜지스터(53)의 게이트에 제어전압(Vcont)이 입력된다. 그런데, 이 제어전압(Vcont)이 트랜지스터(53)의 임계치전압을 넘을때까지 트랜지스터(53)는 오프된다. 한편 전압(Voff)이 입력되는 트랜지스터(51)가 온상태로 있는 것으로 가정하면, 트랜지스터(52)는 게이트와 소스간의 전위차가 P 채널트랜지스터의 임계치전압을 넘을 때 온된다. 그러나 출력노드(54)의 저압(PV)은 온상태로 되어 있는 트랜지스터(51)에 의해 이미 Vcc 로 되어 있다. 이러한 경우, 출력전압(PV)에 의해 제 2 가변지연회로(10)내의 각 기본회로중 전송게이트(제 2 도중 참조부호21,23,)가 오프되기 때문에 인버터(11)로 이루어진 링발진회로는 발진하지 않는다. 따라서 제 9 도에 도시된 바와 같이 발진주파수신호(Fvco)는 0Hz로 된다. 그리고 제어전압(Vcont)이 트랜지스터(53)의 임계치전압을 넘는 시점에서 각 특성곡선(a,b,c)이 상승하게 되는 바 각 특성곡선(a,b,c)은 Vcont=Vref로 될 때의 중심주파수(Fc)를 반드시 통과하게 된다.
제 5 도와 같이 구성된 레벨변환회로를 이용하면, 발진주파수신호(Fvco)는 0Hz로부터 시작해서 도중에 Vcont가 트랜지스터(53)의 임계치전압(Vth)을 넘는 시점에서 중가하기 시작하여, 반드시 일정 중심주파수(Fc)를 통과하는 특성을 실현할 수 있다. 이때 Vcc를 5V,Vref를 2.5V, N 채널트랜지스터(53)의 임계치전압(Vth)을 1.2V로 하고, Vcont=Vref=2.5V로 할 때 얻어진 Fvco가 10MHz로 되도록 설계하면, Vcont가 0∼1.2V, Fvco가 0∼10MHz의 가변범위를 갖는 VCO회로를 실현할 수 있다.
그런데 상기 제 5 도에 도시된 바와 같은 레벨변환회로(8,9)를 제 1 도에 사용한 경우, 제 9 도의 특성도에 도시된 바와 같이 Vcont가 트랜지스터(53)의 임게치전압(Vth)을 넘는 시점으로부터 Fvco 특성곡선이 급히상승하기 때문에, 각 특성곡선(a,b,c)의 기울기가 크게 되어△Fvco/△Vcont의 값이 비교적 커지게 된다. 따라서 상기 제 1 도의 VCO회로에 외부로부터 노이즈가 혼입하면, △Vcont의 변화에 대한 △Fvco의 변화량이 커지게 되어 발진주파수가 변동될 우려가 있고, Vcont의 가변범위도 접지전압으로부터 N 채널트랜지스터의 임계치전압(VthN)분만큼 좁혀지게 된다.
이러한 경우에는 상기 제 1 및 제 2 레벨변환회로(8,9)로서 제 10도와 같은 구성을 사용해도 된다.즉, 이 제 10 도의 레벨변환회로에서는 새롭게 노드(54)와 접지간에 N 채널트랜지스터(55)의 소스와 드레인을 삽입하고 이 트랜지스터(55) 의 게이트에 일정전압(E1)을 입력하도록 된 것이다. 단지 상기 일정전압(E1)은 N 채널트랜지스터(55)의 임계치전압보다 크게 되어 있기 때문에, 이 트랜지스터(55)는 항상 온상태로 된다.
이러한 레벨변환회로에서는 트랜지스터(55)가 항상 온상태로 되므로 PV의 전압이 Vcc측으로부터 접지측으로 하강되어 트랜지스터(51,52,53,55)가 균형이 잡힌 상태로 전압(PV)이 설정된다. 따라서 상기 트랜지스터(55)의 크기를 크게 하면, 제어전압(Vcont)에 대한 발진주파수신호(Fvco)의 특성이 제 11 도에 도시된 바와 같이 특성 a,b,c의 순서로 가파르게 되어, 외부노이즈에 의한 영향을 저감시킬수 있고, Vcont의 변범우도 저지전압까지 넓힐 수 있게 된다.
제 12 도의 회로는 상기 실시예에 따른 VCO회로에 사용되는 상기 제 1 및 제 2레벨변환회로(8,9)의 구체적인 구성을 도시한 회로도로서, 이 제 12 도의 경우에는 상기 제 10도의 회로중 N 채널트랜지스터(55)의 게이트에 일정전압(E1)을 입력하는 대신에 그 게이트를 드레인측, 즉 PV의 출력노드(54)에 접속하도록 한 것이다. 따라서 제 10 도와 같이 게이트에 일정전압(E1)을 입력시킨 경우, 트랜지스터(55)에 흐르는 전류는 거의 일정하게 되어 트랜지스터(55)는 정전류원적인 동작을 행하는데, 이에 대해 제 12 도와 같이 트랜지스터(55)의 게이트를 드레인측에 접속시킨 경우에서도 트랜지스터(55)는 항상 온상태로 되어 상기 제 11도와 거의 같은 특성을 갖게 할 수 있다.
제 13 도는 상기 실시예에 따른 VCO회로에 사용되는 상기 제 1 및 제 2 레벨변환회로(8,9)의 구체적인 구성을 도시한 회로도로서, 이 제 13 도의 경우에는 상기 제 5 도의 회로중 P 채널트랜지스터(52)의 게이트를 PV의 출력노드(54)에 접속시키는 대신에 그 게이트에 일정전압(E2)을 입력시킴으로써 트랜지스터(52)를 정전류부하로서 사용하도록 한 것이다. 이 경우에도 상기 제 9 도에 도시된 바와 같은 특성을 얻을수 있다.
제 14 도는 상기 가변지연회로(3,10)에 사용되는 기본회로의 다른 구성을 도시한 회로도로서, 이 제 14 도의 기본회로에서는 입력신호가 P 채널트랜지스터로 이루어진 제 1CMOS 전송게이트(25), 인버터(22), P채널 및 N 채널트랜지스터로 이루어진 제 2CMOS 전송게이트(26), 인버터(24)를 직렬로 매개하여 출력된다. 상기 제 1 및 제 2 CMOS 전송게이트(25,26)의 각 P 채널트랜지스터측의 게이트에는 상기 지연량제어신호(PV)가 공급되고, N 채널트랜지스터측의 게이트는 새로운 지연량제어신호(NV)가 공급된다. 상기 지연량제어신호(NV)의 전압치는 지연량제어신호(PV)의 전압치가 작아지게 될 때 그에 대응되어 커지제되고, 그와는 다르게 PV 의 전압치가 커지게 될 때 그에 대응되어 작아지게 된다.
제 15 도는 가변지연회로(3,10)가 상기 제 14 도와 같은 기본회로를 이용하여 구성된 경우의 상기 제 1 및 제 2 레벨변환회로(8,9)의 구체적인 구성을 도시한 회로도로서, 이 제 15 도의 회로에는 상기 제 5 도의 회로에 대해 P 채널트랜지스터(56)와 N 채널트랜지스터(57)가 추가되어 있다. 상기 추가된 P채널트랜지스터(56)의 소스와 드레인은 전원전압(Vcc)과 지연량제어신호(NV)의 출력보드(58)간에 삽입되고, 그 게이트는 PV의 출력노드 (54)에 접속된다. 그리고 추가된 N 채널트랜지스터(57)의 소스와 드레인은 NV의 출력노드(58)와 접지간에 삽입되고, 그 게이트는 NV의 출력노드(58)에 접속된다. 즉, 새로 추가된 트랜지스터(56,57)은 PV를 입력으로 하는 인버터를 구성하고 있기 때문에, 그 출력(NV)으 전압변화는 PV와 반대로 된다.
그런데 상기 제 15 도에 도시된 레벨변환회로에 있어서, 트랜지스터(53)의 게이트에 입력되는 기준전압(Vref) 또는 제어전압(Vcont)의 변화량에 대한 NV의 변화량은 감쇄하는 방향으로 되어 있기 때문에, 같은 기준전압(Vref) 또는 제어전압(Vcont)의 변화량에 따라 PV 와 NV의 변화량에 차이가 생기게 된다. 따라서 상기 제 14도에 도시된 기본회로중 제 1 및 제 2 CMOS 전송게이트(25,26)의 N 채널트랜지스터의 게이트전압변화량이 작게 됨으로서, 기본회로에서의 지연시간의 변화량이 저하되어 발진주파수의 제어성이 나빠질 우려가 있다. 이렇게 PV와 NV의 변화량에 차이가 생기는 것이 문제로 되는 경우에는 제 15도의 레벨변환회로 대신에 제 16 도에 도시된 바와 같이 구성된 회로를 사용하면 된다. 이 레벨변환회로는 NV 의 변화량의 감쇄를 보완하기 위해 제 15 도의 회로에 대해 새로운 N 채널트랜지스터(59), P 채널트랜지스터(60) 및 N 채널트랜지스터(61)가 추가되어 있다.
상기 트랜지스터(59)의 소스와 드레인은 NV의 출력노드(58)와 접지간에 삽입되고, 상기 트랜지스터(60)의 소스와 드레인은 전원전압(Vcc)과 상기 트랜지스터(59)의 게이트노드(62)간에 삽입되며, 그 게이트는 노드(62)에 접속된다. 더욱이 상기 트랜지스터(61)의 소스와 드레인은 상기 노드(62)와 접지간에 삽입되는데, 그 게이트에는 기준전압(Vref) 또는 제어전압(Vcont)이 입력된다.
즉 이 레벨변환회로에서는 기준전압(Vref) 또는 제어전압(Vcont)이 상승됨으로써 PV가 저하되어 NV가 상승하는 경우에 트랜지스터(60,61)로 이루어진 인버터에 의해 노드(62)의출력이 저하된다. 따라서 트랜지스터(59)에 흐흐는 전류가 감소됨으로서 트랜지스터(59)가 NV를 상승시키는 방향으로 작용하기 때문에 NV 변화량에 감쇄가 보완되게 된다.
[발명의효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 가변지연회로의 지연시간을 제어함으로서 발진 주파수의 중심주파수를 결정할 수 있고, 이 지연시간을 위상동기루프에 의해 정밀하게 제어할 수 있으므로 제조조건등의 오차에 영향을 받지 않고 안정된 중심부파수를 얻을 수 있게 된다. 그리고 기준주파수신호에 따라 상기지연시간이 변하기 때문에 중심주파수를 임의로 설정할 수있어 발진주파수의 대역을 임의로 설정할 수 있게 된다.

Claims (2)

  1. 제어신호에 기초하여 신호지연시간을 제어하도록 종속 접속된 m단의 지연단으로 이루어져 기준주파수신호(Fref)를 소정시간 지연시켜주는 제 1 지연수단(3)과, 이 제 1 지연수단(3)의 출력과 상기 기준주파수신호(Fref)의 위상차에 대응되는 위상차전압(Voff)을 발생시키는 위상차전압발생수단(4) 및 기준전압(Vref)과 상기 위상차전압(Voff)에 기초하여 상기 제 1 지연수단(3)내의 각 지연단에서의 신호지연시간을 결정하기 위해 상기 제어신호(PV)를 발생시키는 제 1 제어신호발생수단(8)을 구비하여 이루어진 위상동기루프부(1)와 ; 각각 상기 제 1 지연수단(3)내의 각 지연단과 등가로 구성되어 종속접속된 n단의 지연단으로 이루어진 제 2 지연수단(10)과, 이 제 2 지연수단(10)의 출력을 그 입력측에 궤환시켜주도록 되어 있으면서 그 제 2 지연수단(10)과 더불어 링발진회로를 구성하는 궤환수단(11) 및, 출력주파수제어용 제어전압(Vcont)과 상기 위상차전압(Voff)에 기초하여 상기궤환수산(11)내의 각 지연수단에서의 신호 지연시간을 결정하기 위해 제어신호(PV)를 발생시키는 제 2 제어신호발생수단(9)으로 이루어진 전압제어발진부(2)를 구비한 구성으로되고 ; 그중 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연단이 제 1 전송게이트(21)와, 이 제 1 전송게이트(21)의 출력이 공급되는 인버터(22), 이 인버터(22)의 출력이 공급되는 제 2 전송게이트(23) 및 이 제 2 전송게이트(23)이 출력이 공급되는 인버터(24)로 구성되고, 상기 제 1 및 제 2 제어신호 발생수단(8,9)이 각각 제 1 전압(Vcc)과 제 1 출력노드(54)간에 소스와 드레인이 삽입되고 게이트에 상기 위상차전압(Voff)이 공급되는 P채널형의 제 1 트랜지스터(51)와 상기 제 1 전압 (Vcc)과 상기 제 1 출력노드(54)간에 소스와 드레인 이 삽입되고 게이트가 상기 제 1 출력노드(54)에 접속된 P채널형의 제 2 트랜지스터(52), 상기 제 1 출력노드(54)와 제 2 전압(접지전압 )간에 소스와 드레인이 삽입되고 게이트에 상기 기준전압(Vref)과 제어전압(Vcont)중 어느 한 전압이 공급되는 n 채널형의 제 3 트랜지스터(53)로 구성되어, 상기 제 1 및 제 2 제어 신호발생수단(8,9)의 제 1 출력노드(54)의 신호가 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연단이 제 1 및 제 2 전송게이트 (21,23)에 각각 공급되도록 된 것을 특징으로 하는 전압제어발진회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연단이 P 채널트랜지스터 및 N채널트랜지스터로 이루어진 제 1 CMOS 전송게이트(25)와, 이 제 1 CMOS 전송게이트(25)의 출력이 공급되는 인버터(22), 이 인버터(22)의 출력을 공급받으며 P 채널트랜지스터 및 N채널트랜지스터로 이루어진 제 2 CMOS 전송게이트(26), 이 제 2 CMOS 전송게이트(26)의 출력이 공급되는 인버터(24)로 구성되고 ; 상기 제 1 및 제 2 제어신호 발생수단(8,9)이 각각 제 1 전압 (Vcc)과 제 1 출력노드(54)간에 소스와 드레인이 삽입되고 게이트에 상기 위상차전압(Voff)이 공급되는 P 채널형의 제 1 트랜지스터(51)와, 상기 제 1 전압 (Vcc)과 상기 제 1출력노드(54)간에 소스와 드레인이 삽입되고 게이트가 상기 제 1 출력노드(54)에 접속된 P 채널형의 제 2 트랜지스터(52) 상기 제 1 출력노드(54)와 제 2 전압 (접지전압)간에 소스와 드레인이 삽입되고 게이트에 상기기준전압(Vref)과 제어전압(Vcont) 중 어느 한 전압이 공급되는 n채널형의 제 3 트랜지스터(53), 상기 제 1 전압(Vcc)과 제 2 출력노드(58)간에 소스와 드레인이 삽입되고 게이트가 상기 제 1 출력노드(54)에 접속된 P채널형의 제 4 트랜지스터(56), 상기 제 2 출력노드(58)와 제 2 전압 (접지전압)간에 소스와 드레인이 삽입되고 게이트가 상기 제 2 출력노드(58)에 접속된 n 채널형의 제 5 트랜지스터(57)로 구성되어, 상기 제 1 및 제 2 제어신호 발생수단(8,9)의 제 1 출력노드(54)의 신호(PV)가 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연수단의 제 1 및 제 2 CMOS 전송게이트(25,26)의 P 채널트랜지스터에 공급되고, 제 2 출력노드(58)의 신호(NV)가 상기 제 1 및 제 2 지연수단(3,10)내의 각 지연단의 제 1 및 제 2 CMOS 전송게이트(25,26)의 N채널트랜지스터에 공급되도록 된 것을 특징으로 하는 전압제어발진회로.
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