JPH03143113A - リングオシレータ用回路装置 - Google Patents

リングオシレータ用回路装置

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JPH03143113A
JPH03143113A JP2235471A JP23547190A JPH03143113A JP H03143113 A JPH03143113 A JP H03143113A JP 2235471 A JP2235471 A JP 2235471A JP 23547190 A JP23547190 A JP 23547190A JP H03143113 A JPH03143113 A JP H03143113A
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JP
Japan
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stage
terminal
transistor
control
circuit device
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JP2235471A
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English (en)
Inventor
Ulrich Langenkamp
ウルリツヒ、ランゲンカンプ
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Siemens AG
Original Assignee
Siemens AG
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積可能な可制御リングオシレータのための
回路装置に関する。
〔従来の技術〕
可制御のオシレータは一般に知られており、とりわけ位
相制御回路（ＰＬ１）に用いられる（例えばテイーツｙ
−（Ｔ＋ｅｔｚｅ）　、シエンク（Ｓｃｈｅｎｋ）著「
半導体回路工学（Ｈａｌｂｌｅｉｔｅｒ−３ｃｈａｌｔ
ｕｎｇｓｔｅｃｈｎｉｋ）　Ｊ第５版、１９８０年、第
７０１〜７０３ページ参照）、可制御のオシレータには
、電圧制御式のものと電流制？■式のものとがある。こ
のような可制御のオシレータは、例えばリングオシレー
タ又は双安定回路として構成され、その時定数はＲＣの
組合わせによって設定される。その抵抗Ｒは制御電圧に
より可変である。
ＲＣ時定数を有する電圧制御式のリングオシレータは例
えば「エレクトロニクス、レターズ（Ｅｌｅｃｔｒｏｎ
ｉｃｓ　Ｌｅｔｔｅｒｓ）　、１１９８６年、第２２巻
第１２号、第６７７〜６７９ページにより公知である。
その第１図に示されているリングオシレータは、奇数個
の直列接続されたインバータ段を有し、各インバータ段
の前には共通の制御線に制御端子を接続されたＭＯＳ　
−ＦＥＴが設けられており、このＭＯＳ−ＦＥＴは可制
御抵抗として働き、ＲＣ時定数を制御する。Ｃは各イン
バータの入力インピーダンスである。最後のインバータ
段の出力端は第１のＦＥＴの負荷部に帰還されている。
リングオシレータから取り出し得るクロック信号の周波
数は、ＭＯＳ　−ＦＥＴにかかる制御電圧に関係してい
る。
あらゆる動作状態において位相制御回路の周波数範囲を
可制御のオシレータの制御範囲によってカバーするため
には、製造公差または温度依存性が影響することから、
可制御のオシレータの制御範囲を位相制御回路の動作範
囲よりはるかに大きく選ぶことがしばしば必要となる。
そのため制御峻度が高くなり、そのことは強制的に悪い
制御振舞および従ってより高いフィルタ費に導く、可制
御のオシレータの非線形特性も不適切に作用する。
製造公差、温度依存性、または非線形特性に基づき可制
御のオシレータの出力端に非対称の出力信号が生ずる。
すなわちそのパルス・休止比が１に等しくないと、クロ
ック信号のそれ以降の処理に問題が生し得る。しかし可
制御のオシレータにより非対称の出力信号のみが得られ
るならば、可制御のオシレータを２倍の周波数で振動さ
せ、次いで分周段Ｃコおいてこの出力信号を係数２で分
割し、可制御のオシレータの出力信号の対称化を図るこ
とが可能である。
この解決法は、一般の集積回路に使用される製造技術に
従って、スイッチング動作が可制御のオシレータの寄生
素子によりほぼ決定される場合には特に問題となる。
冒頭で述べたリングオシレータ又は双安定回路において
は、その出力端から取り出し可能なりロック信号の周波
数はＭＯＳトランジスタの制御端子に加えられる制御電
圧に関係している。しかし製造公差、温度依存性に基づ
くしきい電圧、キャリヤの易動度、トランジスタの形状
の変化はクロック信号の周波数に望ましくない影響を及
ぼす。
可制御のオシレータは、例えばＣＭＯ３技術を使用し、
電流藁う−により容量を均等に充電および放電するよう
にすることによっても構成することができる。ヒステリ
シスインパーク、したがってシェミットトリガ回路と結
びつけて対称的なりロック信号を形成することができる
。しかしこの種の可制御オシレータにおいては、オシレ
ータ周波数がヒステリシスの大きさと直線的に関係して
いることによって公差の問題が生じる。
〔発明が解決しようとする課題］ 本発明の目的は、直線特性を有し、出力クロック信号が
できるだけ対称なパルス・休止比を有する簡単に構成可
能なリングオシレータのための回路装置を提供すること
にある。また本発明の目的は、分周段を用いないような
回路装置を提供することにある。
〔課題を解決するための手段］ 上述の目的を達成するため、本発明においては、第１の
段と、第１の段の出力端子に入力端子が接続されている
第２の段とを備え、両段は供給電源端子間に接続され、
クロック信号を発生するためのリングオシレータのため
の回路装置において、第２の段の出力端子と第１の段の
入力端子との間にインバータが接続され、クロック信号
は第２の段の入力端子から取り出し可能であり、各段は
少なくとも、供給室ｆｉ端子間に接続され、クロック信
号の周波数を決定し制御量の大きさに従い制御可能でか
つ電流源として作用する第１のトランジスタの負荷部と
制御端子を入力端子と接続された第２のトランジスタの
負荷部との直列接続、一端子が第１のトランジスタと第
２のトランジスタとの間の結合点に接続され、他端子が
固定電位に接続された容量、および出力端子と結合点と
の間に接続された滅結合段を備えるものである。
本発明の他の構成については請求項２以下に示されてい
る。
本発明によるリングオシレータ用回路装置の要点は、両
段内に存在する容量の再充電が規定の電流によって制御
されるという点にある。本発明によるリングオシレータ
用回路装置おいては、容量と電流が良好に再現可能な量
であり、かつ僅かな許容差と僅かな温度依存性を示すに
すぎない点で特に有利である。したがってリングオシレ
ータの制御範囲を相制御回路によって要求される範囲に
良好に適合させることができる。
〔実施例〕
次に本発明の実施例を図面について説明する。
第１図は、本発明のリングオシレータに対する回路装置
の原理説明図を示す。リングオシレータは、２つの直列
接続された段Ｉ、■を有し、両段は共に正の電位ｖＩＩ
Ｄと基準電位Ｖ　ｓｓの印加されている２つの供給電源
端子１０、ｌ１間に接続されている。第１の段Ｉの出力
端子Ａは第２の段Ｈの入力端子Ｅと結ばれている。第２
の段■の出力端子Ａはインバータ１を介して第１の段Ｉ
の入力端子已に接続されている。両段１、■の各々は制
御人力１ｓＥ１を有し、再制御入力端ＳＥＬには共に、
第２の段■の入力端子Ｅから取り出し可能なリングオシ
レータの出力クロック（言分ＴＡの周波数を変化させる
ために制？１１１　Ｖ　ｃを印加することができる。
両段［１１の各々は、制御入力端ＳＥＩに印加される制
御量■。に基づき制御可能な電流源ＩＱと、当該段］、
■の入力端子Ｅと制御端子の結合されているトランジス
タＴの負荷部との、供給電源端子１０，１１間に接続さ
れた直列接続を原理的に備えている。さらに第１図に示
すように、各段Ｉ、Ｈの電流源ＩＱとトランジスタＴと
の結合屯と出力端子Ａとの間には濾結合段Ｋが接続され
ている。さらに各段１、■は容量Ｃを有し、その一端子
ＶはトランジスタＴと電流源ＩＱとの結合点に、他端子
Ｗは固定電位に接続されている。この段■、■の可能な
回路構成については第２図、第３図により詳細に説明す
る。
第２図には、正電位ＶＯＯに接続された容量Ｃを有する
段Ｉ、■の回路構成の一実施例が示されている。第２図
の回路装置は、第１のトランジスタＴの負荷部と第２の
トランジスタＴ２との直列接続を有し、この直列接続は
供給ｉｓ端子１０．１１間に接続されている。基ｉ１！
電位Ｖ。に接続された第１のトランジスタＴ１のソース
端子Ｓｌは制御入力端ＳＥＩと接続され、第２のトラン
ジスタＴ２の制御端子Ｓ２は入力端子已に接続されてい
る。容ＩＣは第２のトランジスタＴ２の負荷部に並列乙
こ接続されている。第１のトランジスタＴ１と第２のト
ランジスタＴ２との接続点は、別の２つのトランジスタ
Ｔ５、Ｔ６からなるインバータ段ＩＶ１の入力端と結ば
れている。このインバータ段の出力端は他のインパーク
段ＩＶ２を介して出力端子Ａに接続されている。
段ｒ、ｎの回路構成の第２の実施例が第３図に示されて
いる。先に説明した実施例と同等の部分には同符号を付
しである。この実施例は、容量Ｃがその第１のトランジ
スタＴ１と第２のトランジスタＴ２との結合点とは接続
されていない側の端子Ｗで基準電位Ｖ１３におかれてい
る点のみが第２図のものと相違している。容１ｃはこの
実施例ではデイプリージョン形ＭＯ３−ＦＥＴにより形
成され、その制御端子は第１のトランジスタＴ１と第２
のトランジスタＴ２との結合点に接続され、その負荷部
は短絡され基準電位Ｌ３と結ばれている。
なお、第１の段Ｉと第２の段■とは同一に形成しなけれ
ばならないことに注意しなければならない。このことは
、リングオシレータの第１の段Ｉと第２の段■とは共に
、第２図に示される回路装置が第３図に示される回路装
置を備えなければならないことを意味する。段Ｉ、■の
本発明による構成の特に利点とするところは、同種のエ
ンハンスメント形ＭＯ３−ＦＥＴを使用し得ること、そ
のしきい電圧変化が段■、Ｈの遅延時間にごく僅か作用
を及ぼすだけであることにある。供給電圧の変化も作用
を及ぼさない。何故ならば、滅結合段Ｋを適当に設計す
ることによりそのスインチングしきい値が変化し、供給
電圧の変化を補修するように逆向きに作用するからであ
る。
第４図には、クロック信号ＴＡの出力周波数を調整する
ため電圧制御式の電流源を有する本発明によりリングオ
シレータに対する回路装置が示されている。なお前述の
実施例と同等部分には同符号が付されている０両段Ｉ、
Ｈの各々は、例えば第２図に示す回路装置に従い構成さ
れている。第２のインバータ段ＩＶ２は直列に接続され
た２つのトランジスタＴ８及びＴ９からなり、正電位■
。
に接続されたトランジスタＴ８はデイプリージョン形Ｍ
Ｏ３−ＦＥＴとして形成されている。他のトランジスタ
Ｔ１、Ｔ２、Ｔ３、Ｔ６、Ｔ７、Ｔ９はエンハンスメン
ト形ＭＯ３−ＦＥＴである。
両トランジスタＴ６およびＴ７の結合点はトランジスタ
Ｔ９の制御端子と接続されている。第２のインバータ段
ＩＶ２の出力端はこの実施例では、当該段Ｉ、■の出力
端子Ａと、また第３のインバータ段ＩＶ３を介して反転
出力端子Ａと接続されている。第２図に示されている段
Ｉ、■の構成と異なり、第１のトランジスタＴ１に並列
に別のトランジスタＴ３が接続され、その制御端子Ｓ３
は第２の制御人力＠　Ｓ　Ｅ　２と接続されている。第
１のトランジスタＴ１の制御端子Ｓ１は第１の制御入力
端ＳＥＩと接続されている。これら両トランジスタＴ１
およびＴ３により、リングオシレータの出力クロック信
号の周波数を決定する制御電流は、可変成分と一定戒分
とに分割される。このため第２の制御入力端ＳＥ２は、
抵抗Ｒ２と抵抗として接続されたトランジスタＴＩＯと
の直列接続からなる分圧器の接続点に接続されている。
抵抗Ｒ２とトランジスタＴＩＯとからなる直列接続には
Ｖｌ、ＤおよびＶｓｓが加えられている。可変制御電流
は第１の制御入力端ＳＥＩに導かれる。そのため回路装
置は、例えばＶＤＤとＶＳＳとの間に配置された別のト
ランジスタＴｌｌ、抵抗Ｒ１および別のトランジスタＴ
１２の直列接続を備えている。
トランジスタＴＩＯの制御端子には、例えばＰＬＬから
導出される制御’ｌＡ圧ＶＣが導かれる。
第４図に示す本発明の回路装置の構成によれば、図に示
すように制御電流が可変成分と一定戒分とに分割される
ことによって、供給電圧の変動を補償することができる
。一定成分が供給電圧から導かれると、供給電圧の上昇
は制御電流の上昇を導き、またその逆となる。それによ
って、段における遅延時間の変化は供給電圧の変化によ
って有効に避けることができる。一般に、各段■、Ｈの
制御入力端ＳＥＬ、ＳＢ２は電流ミラー回路の構成成分
であり、それにより制御電流はＣ１時定数の電流源を制
御する。制御電流の代わりに、第４図の場合のように制
御電圧が用いられる場合には、この制御電圧は電流電圧
変換器により制御電流に変換することができる。
第５図には、１４．７ＭＨｚのクロック周波数に対する
第４図に属する信号波形図が示されている。
ａは第１の段Ｉの入力端子Ｅに加わる信号を示し、出力
端子Ａからｂで示すクロック信号を取り出すことができ
る。このｂで示すクロック信号は同時にリングオシレー
タの出力信号ＴＡであり、この出力信号は第２の段■の
入力端子已に帰還される。
この第２の段■の出力端子ＡにはＣで示す信号が生しる
。Ｃを反転した信号は第２の段■の出力端子Ａから取り
出すことができ、ａの信号波形に相応している。第１の
段Ｔに存在する容ＩＣの充電および放電はｃｌで示され
、第２の段Ｈのそれはｃ２で示されている。第１の段１
における第１のインバータ回路ＩＶＩの出力電圧はｄで
示され、第２の段Ｈにおける第１のインバータ回路ＩＶ
Ｉの出力電圧はｅで示されている。本発明によるリング
オシレータに対する回路装置が横めて対称な出力信号を
有することは明らかである。第５図から分かるように、
容量は充電時間に比較して極めて急速ムこ放電されるこ
とが必要である。このことは、第２図および第４図に示
される装置における放電現象が温度及び製造公差に関係
することから必要である６放電時間ができるだけ短く保
持されると、放電時間の許容差はリングオシレータのク
ロック信号の周波数に極く僅か影響するだけとすること
ができる。放電時間と逆の長い充電時間は電流ミラーに
より制御可能である。容量の充電時間はリングオルレー
タのクロック信号の周波数を決定する。
これに対し、容量が基準電位に置かれている第３図によ
る回路装置においては、充電時間における許容差がリン
グオシレータのクロック信号の周波数に極く僅か影響す
るようにするため、充電時間はできるだけ短くなければ
ならない。第３図に示される回路装置においては、容量
の放電は電流ξラーによって制御される。
リングオシレータに対する本発明による回路装置によれ
ば、対称のパルス・休止比を有するクロック信号を出す
ことのできる僅かな許容差を有する可制御オシレータを
ＩＩＩ戊することができる。本発明による回路装置は、
ＭＯ３技術、特にＮＭＯ３技術で具体化するのに適して
いる。ＮＭＯ３技術を用いると、充電電流と放電電流は
許容差に基づいて互いに著しく離れ得る。しかしながら
上述の回路装置においては充電電流または放電電流のみ
がリングオシレータのクロック周波数の調整のために用
いられるから、この許容差は取るに足りない。クロック
の対称な出力信号はしたがってＮＭＯ３技術でも実現可
能である。
【図面の簡単な説明】
第１図は２段リングオシレータに対する本発明の回路装
置の原理接続図、第２図は正電位を印加された容量を有
する１つの段の回路装置に対する第１の実施例の接続図
、第３図は基！１！電位に置かれた容量を有する１つの
段の回路装置に対する第２の実施例の接続図、第４図は
リングオシレータから取出し可能なりロック信号の周波
数を調整するための電圧制御式ｉ流源を有する本発明に
よるリングオシレータの回路装置の一実施例の接続図、
第５図は第４図による回路装置に現れる電圧の時間変化
を示す線図である。 ｌ・・・第１の段 ■・・・第２の段 Ｅ・・・段の入力端子 Ａ・・・段の出力端子 Ｆｌ・・・第１のトランジスタ Ｔ２・・・第２のトランジスタ Ｃ・・・容量 ｖ、ｗ・・・容量の端子 １・・・インバータ、１０ １１・・・供給電源端子 ＩＧ　１

Claims (1)

  1. 【特許請求の範囲】 １）第１の段（ I ）と、第１の段（ I ）の出力端子（
    Ａ）に入力端子（Ｅ）が接続されている第２の段（II）
    とを備え、両段（ I 、II）は供給電源端子（１０、１
    １）間に接続され、クロック信号（ＴＡ）を発生するた
    めの集積可能で可制御のリングオシレータのための回路
    装置において、 第２の段（II）の出力端子（Ａ）と第１の段（ I ）の
    入力端子（Ｅ）との間にインバータ（１）が接続され、 クロック信号（ＴＡ）は第２の段（II）の入力端子（Ｅ
    ）から取り出し可能であり、 各段（ I 、II）は少なくとも、 供給電源端子（１０、１１）間に接続され、クロック信
    号（ＴＡ）の周波数を決定し制御量の大きさに従い制御
    可能でかつ電流源として作用する第１のトランジスタ（
    Ｔ１）の負荷部と制御端子（Ｓ２）を入力端子（Ｅ）と
    接続された第２のトランジスタ（Ｔ２）の負荷部との直
    列接続、 一端子（ｖ）が第１のトランジスタ（Ｔ１）と第２のト
    ランジスタ（Ｔ２）との間の結合点に接続され、他端子
    （ｗ）が固定電位に接続された容量（Ｃ）、および 出力端子（Ａ）と結合点との間に接続された減結合段（
    Ｋ） を備える ことを特徴とするリングオシレータ用回路装置。 ２）段（ I 、II）の各々において、第２のトランジス
    タ（Ｔ２）および容量（Ｃ）の他端子（ｗ）は正電位（
    Ｖ＿Ｄ＿Ｄ）に置かれるべき供給電源端子（１０）と接
    続されていることを特徴とする請求項１記載の回路装置
    。 ３）段（ I 、II）の各々において、第２のトランジス
    タ（Ｔ２）は正電位（Ｖ＿Ｄ＿Ｄ）に置かれるべき供給
    電源端子（１０）と、容量（Ｃ）の他端子（ｗ）は基準
    電位（Ｖ＿Ｓ＿Ｓ）に置かれるべき供給電源端子（１１
    ）と接続されていることを特徴とする請求項１記載の回
    路装置。 ４）各段（ I 、II）は制御入力端子（ＳＥ１）を有し
    、制御入力端子は段（ I 、II）内に配置された第１の
    トランジスタ（Ｔ１）の制御端子（Ｓ１）と接続され、
    両段（ I 、II）の制御入力端（ＳＥ１）には同じ制御
    量（Ｖ＿Ｃ）が印加可能であることを特徴とする請求項
    １〜３のいずれか１つに記載の回路装置。 ５）制御量（Ｖ＿Ｃ）として制御電流又は制御電圧が用
    いられることを特徴とする請求項４記載の回路装置。 ６）減結合段（Ｋ）が、少なくとも供給電源端子（１０
    、１１）間にあるインバータ段（ I Ｖ１、 I Ｖ２、
    I Ｖ３）を有することを特徴とする請求項１〜５のいず
    れか１つに記載の回路装置。 ７）第１のトランジスタ（Ｔ１）に並列に接続された第
    ３のトランジスタ（Ｔ３）を備え、その制御端子（Ｓ３
    ）は第２の制御入力端（ＳＥ２）と接続され、かつリン
    グオシレータの供給電圧に関係する量が印加可能である
    ことを特徴とする請求項１〜６のいずれか１つに記載の
    回路装置。 ８）容量（Ｃ）はＭＯＳトランジスタ（Ｔ４）により形
    成され、その制御端子（Ｓ４）は容量（Ｃ）の一方の端
    子（ｖ）を形成し、その短絡された負荷部は容量（Ｃ）
    の他端子（ｗ）を形成することを特徴とする請求項１〜
    ７のいずれか１つに記載の回路装置。 ９）ＮＭＯＳトランジスタが使用されることを特徴とす
    る請求項１〜８のいずれか１つに記載の回路装置。 １０）半導体基体上へ集積されたものであることを特徴
    とする請求項１〜９のいずれか１つに記載の回路装置。
JP2235471A 1989-09-05 1990-09-04 リングオシレータ用回路装置 Pending JPH03143113A (ja)

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EP89116383.4 1989-09-05
EP89116383A EP0416145A1 (de) 1989-09-05 1989-09-05 Schaltungsanordnung für einen integrierbaren und steuerbaren Ringoszillator

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