KR910008522B1 - 전압제어발진회로 - Google Patents

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KR910008522B1
KR910008522B1 KR1019880015752A KR880015752A KR910008522B1 KR 910008522 B1 KR910008522 B1 KR 910008522B1 KR 1019880015752 A KR1019880015752 A KR 1019880015752A KR 880015752 A KR880015752 A KR 880015752A KR 910008522 B1 KR910008522 B1 KR 910008522B1
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겐지 미츠오
이쿠오 츠치야
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이콤엔지니어링 가부시키가이샤
다케다이 마시다카
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Abstract

내용 없음.

Description

전압제어발진회로
제1도는 본 발명의 일 실시예를 나타낸 블록도.
제2도는 제1도중 가변지연회로 일부분의 구체적인 예를 나타낸 회로도.
제3도는 제1도중 위상비교기 및 충전펌프회로의 구체적인 예를 나타낸 회로도.
제4a도, 4b도는 제1도중 저역여파기의 서로 다른 구체적인 예를 나타낸 회로도.
제5도는 제1도중 레벨변환회로의 구체적인 예를 나타낸 회로도.
제6도 내지 제8도는 제1도중 PLL부의 동작예를 나타낸 타이밍도.
제9도는 제1도의 VCO부의 특성을 나타낸 그래프.
제10도는 본 발명의 다른 실시예를 나타낸 블록도.
제11도는 종래 전압제어발진회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : PLL부 2 : VCO부
3, 10 : 가변지연회로 4 : 위상비교기
5, 11, 12 : 인버터 6 : 충전펌프회로
7 : 저역여파기 8, 9 : 레벨변환회로
21, 23 : CMOS 전달게이트 31, 32 : 플립플롭
33 : 앤드게이트 43, 47, 48 : 콘덴서
35, 36, 51, 53, 54, 55 : 트랜지스터 41, 42, 44, 45, 46 : 저항
본 발명은 위상동기루프 방식의 주파수신서사 이저와 같은 것에 이용되는 전압제어발진회로(Voltage Controlled Osillator; 이하 VCO라 함)에 관한 것으로, 특히 위상동기루프(Phase Locked Loop; 이하 PLL이라 함)를 이용한 VCO에 관한 것이다.
종래의 VCO는 예컨대 일본국 특허공개 소화 59-62215호에 개재된 그 제11도에 도시된 것처럼 구성되어져 있다.
그 제11도에서 부호 101은 제어전압(Vin)의 입력노드이고, M1은 입력용 N챈널트랜지스터, M2 및 M3은 P챈널트랜지스터로써 커렌트미러(Current mirror)부하회로를 형성하고 있다. 또 P챈널트랜지스터(M4) 및 N챈널트랜지스터(M5)는 제1CMOS인버터를 형성하고, 그 출력노드(102)와 접지단과의 사이에 제1콘덴서(C1)이 접속되어져 있다.
그리고 P챈널트랜지스터(M6) 및 N챈널트랜지스터(M7)는 제2CMOS인버터를 형성하면서 그 출력노드(103)와 접지단과의 사이에 제2콘덴서(C2)가 접속되어 있다. 여기서 상기 제1CMOS인버터의 출력노드(102)에는 제1전압비교기(104)가 접속되고, 상기 제2CMOS인버터의 출력노드(103)에는 제2전압비교기(105)가 접속되며, 이들 전압비교기(104,105)의 각 출력단은 RS형 플립플롭회로(F/F)의 세트입력단과 리세트출력단에 각각 접속되어져 있다. 그리고 상기 플립플롭(F/F)의 세트입력단(Q)와 리세트입력단(Q)은 서로 대응되어져 상기 제1,제2CMOS인버터의 입력단에 접속되고, 상기 리세트 출력단(Q)의 출력은 인버터(106)에 의해 반전되어 출력전압(Vout)으로 출력되게 된다.
다음에는 상기 VCO의 동작을 간단히 설명한다. 제어입력전압(Vin)에 대응된 전류가 입력트랜지스터(M1)에 흘러 이 전류와 같은 전류가 커렌트미러 회로의 출력측 트랜지스터(전류원으로 되어 있음)(M3)로부터 2개의 CMOS인버터에 공급된다. 초기 상태로서 플립플롭(F/F)의 출력단(Q,Q)이 대응해서 로우레벨(L)과 하이레벨(H)로 되면 상기 CMOS인버터의 트랜지스터(M4,M7)은 온상태 트랜지스터(M5,M6)는 오프상태로 된다. 이 상태에서는 상기 전류원 트랜지스터(M3)로부터의 전류(I)가 온상태의 트랜지스터(M4)를 통해 제1콘덴서(C1)를 충전시키게 되는데, 이 콘덴서(C1)의 단자전압에 제1전압비교기(104)의 임계전압(Vith1)을 초과하게 되면, 그 출력이 하이레벨로 되고 플립플롭회로(F/F)가 반전되어 그 출력단(Q,Q)이 하이레벨과 로우레벨로 반전되며, 두 CMOS인버터의 트랜지스터(M4,M7)는 오픈상태로 트랜지스터(M5,M6)은 온상태로 반전되게 된다. 그리고 상기 전류(I)는 상기 온상태로 반전되어진 트랜지스터(M6)를 통해 제2콘덴서(C2)를 충전시키게 되고, 상기 제1콘덴서(C1)의 전하는 상기 온상태로 반전되어진 다른쪽 트랜지스터(M5)를 통해 접지단으로 방전되게 한다.
따라서 상기 제2콘덴서(C2)의 단자전압이 제2전압비교기(105)의 임계전압(Vith2)을 초과하게 되면, 그 출력이 하이레벨로 되고 플립플롭회로(F/F)가 반전되어 그 출력단(Q,Q)이 로우레벨, 하이레벨로 반전되게 되어져, 전술한 것처럼 트랜지스터(M4,M7)가 온상태로 트랜지스터(M5,M6)는 오프상태로 복귀되게 되는바, 이와 같은 동작이 반복되게 됨에 따라 인버터(106)의 출력단에 발진출력전압(Vout)이 얻어지게 되고, 발진주파수(f)는 다음식으로 주어지게 된다.
f = I/2CVref…(1)
여기서 C는 콘덴서(C1,C2) 값(C=C1=C3)이고, Vref는 전압비교기(104,105) 각각의 임계전압(Vref=Vith=Vith2)이다.
그러나 상기 VCO를 LSI(대규모 집적회로)칩 위에 형성시킬 때 제조조건(공정파라미터)의 오차에 따라 MOS트랜지스터의 게이트 길이와 게이트 임계전압 및 게이트 산화막두께등이 틀려지기 때문에 상기식(1)의 I,C,Vref가 크게 번동되어져 발진중심주파수가 크게 변동하게 된다. 따라서 이 VCO를 이용한 PLL시스템등의 특성에 악영향을 미치게 되어, 제품의 생산성이 저하된다고 하는 것이 문제로 되고 있었다.
이에 본 발명은 상기한 바와같은 제조조건의 오차에 따라 발진중심주파수가 크게 변동하게 되고, 응용시스템 제품의 생산성이 저하된다고 하는 문제점을 해결하기 위해 발명된 것으로, 발진중심주파수를 제조조건의 오차에 관계없이 임으로 설정할 수 있도록된 전압제어발진회로를 제공함에 그 목적이 있다.
이하 본 발명의 구성 및 작용, 효과에 대해 설명한다.
본 발명 전압제어발진회로는, 기준주파수의 입력신호 및 기준전위가 입력되고 루프내부의 제1가변지연회로의 지연시간이 일정해 지도록 귀환제어를 행하는 위상동기루프부와, 제2가변지연회로를 이용한 링발진기에서 상기 제2가변지연회로의 지연량이 제어전압입력과 상기 위상동기루프내의 저역여파기의 출력전압에 의해 직접 또는 간접적으로 제어되어져 그 지연량에 따라 정해진 주파수신호를 발진시키는 전압제어발진회로부로 구성된 것을 그 특징으로 한다.
상기와 같이 구성된 본 발명은, 전압제어발진회로부의 가변지연회로의 지연시간이 제어됨으로써 발진주파수의 중심주파수가 결정되게 되는바, 이 지연시간은 위상동기루프부에 의해 정밀하게 제어되기 때문에 제조조건의 오차에 관계없이 안정된 중심주파수가 얻어지게 되고, 또 기준주파수인 입력신호 주파수에 의해 상기 지연시간이 변하기 때문에 중심주파수를 임의로 설정할 수가 있게 되어 발진주파수의 대역을 임의로 설정할 수가 있게 된다.
이하 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도면에 도시된 VCO는 LSI칩 위에 형성되어져 있는데, 부호1은 PLL부이고, 2는 VCO부이다. 여기서 상기 PLL부(1)는 기준주파수(Fref)의 입력신호 및 기준전위(Vref)가 입력되어, 루프내부의 지연회로부의 지연시간이 일정(예컨대 상기 기준주파수(Fref) 주기(T)의 (1/2)해지도록 귀환제어를 행하는 것이고, VCO부(2)는 제어전압(Vcont)입력 및 PLL부(1)에서 위상동기루프내의 저역여파기의 출력(Voff)이 입력되어, 지연회로를 이용한 링발진기의 지연시간이 상기 입력에 따라 제어되어짐으로써 발진주파수(Fvco)를 정해지도록 하는 것이다.
다음에는 상기 각부분에 대해 상세히 설명한다. PLL부(1)에 있어서, Fref입력은 제1가변지연회로(3)에 입력됨과 더불어 위상비교기(4)의 한쪽에 입력되고, 상기 가변지연회로(3) 출력(DO)은 제1인버터(5)를 통해 상기 위상 비교기(4)의 다른쪽에 입력되며, 상기 위상비교기(4)는 두 입력의 위상관계를 비교해서 그 비교결과에 따라 제1출력(CP) 또는 제2출력(DP)을 제어하게 된다.
그리고 이 두 출력(CP,DP)은 충전펌프회로(6)에 입력되게 되고, 이 저역여파기(7)의 출력(Voff) 및 Vref입력은 제1레벨변환회로(8)에 입력되게 되는바, 이 레벨변환회로(8)는 두 입력레벨의 대소관계를 비교해서 그 비교결과에 따라 제1출력(PV), 제2출력(NV)전위를 제어해주는 것으로 상기 두 출력(PV,NV)는 상기 가변지연회로(3)의 지연용량 제어입력으로 주어지게 된다.
한편 상기 VCO부(2)에 있어서는, 상기 저역여파기(7)의 출력(Voff)와 Vcont입력이 제2레벨변환회로(9)에 입력되고, 이 레벨변환회로(9)의 제1출력(PV) 및 제2출력(NV)이 제2가변지연회로(10) 및 제2인버터(11)인 링형상으로 접속시켜진 링발진기의 지연량제어입력으로 된다. 또 상기 제2레벨변환회로(9)와 제2가변지연회로(10) 및 제2인버터(11)는 각각 상기 제1레벨변환회로(8)와 제1가변지연회로(3) 및 제1인버터(5)와 같은 구성을 갖는다.
한편 상기 가변지연회로(3,10)는 각각 예컨대 제2도에 도시한 것과 같이 기본회로가 필요한만큼 종속접속되어진 구성으로 되어 있다. 즉 입력신호가 제1CMOS전달게이트(21)와 인버터(22), 제2CMOS전달게이트(23) 및 인버터(24)를 직렬로 거쳐 출력되게 된다.
그리고 상기 CMOS전달게이트(21,23)는 각 P챈널트랜지스터와 N챈널트랜지스터가 병렬로 접속되어져 그 각각의 게이트에 대응해서 상기 지연량 제어입력(PV)이 공급되게 된다. 따라서 지연량제어입력(PV,NV)에 따라 CMOS전달게이트(21,23)의 저항분이 변화해서 지연량이 변화하게 된다.
제3도는 상기 위상비교기(4)와 충전펌프회로(6)의 일예를 나타내는 것인데. 그중 위상비교기(4)에서의 Fref입력은 제1D형 플립플롭(31)의 클릭입력(CK)으로 되고, 제1도중 인버터(5)의 출력(NDO)은 제2D형 플립플롭(32)의 클럭입력(CK)으로 된다. 또 상기 두 플립플롭(31,32)의 각 출력(Q)은 앤드게이트(33)에 입력되고, 이 앤드게이트(33)의 출력이 상기 두 플립플롭(31,32)의 리세트입력(R)으로 된다. 따라서 상기 제1플립플롭(31)의 출력(Q)은 인버터(34)를 통해 제1출력(CP)으로 되고, 상기 제2플립플롭(32)의 출력(Q)은 제2출력(DP)으로 된다. 그리고 상기 충전펌프회로(6)는 전원전압(Vcc)단과 접지단 사이에 P챈널 트랜지스터(35)와 N챈널트랜지스터(36)가 직렬로 접속되어져 상기 트랜지스터(35,36)의 게이트에 대응해서 상기 위상비교기(4)의 출력(CP,DP)이 입력되게 된다.
또 저역여파기(7)는 예컨대 제4a도에 도시된 것처럼 저항(41,42) 및 콘덴서(43)가 접속되거나, 또는 제4b도에 도시된 것처럼 저항(44,45,46) 및 콘덴서(47,48)가 접속되어져 있다.
또한 상기 레벨변환회로(8,9)는 각각 예컨대 제5도에 도시된 바와같이 상기 저역여파기(7)로부터의 Voff입력이 게이트에 입력되는 N챈널트랜지스터(51)와, Vref입력 또는 Vcont입력이 게이트에 입력되는 N챈널트랜지스터(52), 이들 트랜지스터의 부하로 되는 게이트, 드레인이 서로 접속된 P챈널트랜지스터(53), 상기 각 트랜지스터의 드레인 상호접속점에 게이트가 접속된 P챈널트랜지스터(54) 및 이 트랜지스터의 부하로 되는 게이트, 드레인이 서로 접속된 N챈널트랜지스터(55)로 이루어져, 상기 N챈널트랜지스터(51,52)의 드레인 및 N챈널트랜지스터(55)의 드레인으로부터 제1출력(PV)과 제2출력(NV)이 각각 출력되게 된다.
다음에는 상기 제1도의 PLL부(1)의 동작에 대해 설명한다. 제6도에 도시된 바와같이 가변지연회로(3)의 지연시간(정확히는 인버터(5)의 지연시간도 포함)이 T/2(T는 Fref입력주기)보다 짧을 경우에는 위상비교기(4)의 제1출력(CP)이 일정한 하이(H)레벨로 제2출력(DP)은 지연시간이 짧아진 만큼 하이레벨로 되어 방전펄스를 발생시키고, 충전펌프회로(6)는 방전되어져 저역여파기(7)의 출력(Voff)전위가 낮아지게 된다. 여기에서 Vref는 어떤 일정전위(예컨대 전원전위(Vcc)의 1/2)로 되면 레벨변환회로(8)의 제1출력(PV)전위가 높아지고 제2출력(NV)전위는 낮아지게 되는데, 그에 따라 가변지연회로(3)의 지연시간이 길어지게 된다.
상기와는 반대로 제7도에 도시된 바와같이 가변지연회로(8)의 지연시간이 상기 T/2보다 길경우에는, 위상비교기(4)의 제2출력(DP)은 일정한 로우(L)레벨로, 제1출력(CP)은 지연시간이 길어진만큼 로우레벨로 되어 충전펄스를 발생시키고, 충전펌프회로(6)는 충전되어져 저역여파기(7)의 출력(Voff)전위가 높아지게 된다. 그에따라 레벨변환회로(8)의 제1출력(PV)전위가 낮아지고 제2출력(NV)전위가 높아지게 되어 가변지연회로(3)의 지연시간이 줄어들게 된다.
그리고 제8도에 도시된 바와같이 가변지연회로(3)의 지연시간이 T/2 와 같아지게 되어 PLL 루프가 동기상태로 되는 경우에는, 위상비교기(4)의 두 출력(CP,DP)과도 일정레벨로써 방전용이나 충전용펄스를 발생시키지 않고 레벨변환회로(8)의 두 출력(PV,NV)과도 고임피던스상태로 되어, 가변지연회로(3)의 지연량이 일정해지게 된다. 따라서 상기 가변지연회로(3)의 지연시간은 매우 정확히 제어되어지게 된다. 한편 VCO부(2)에 있어서는, Vcont 입력이 상기 Vref입력과 같은 레벨로 되면 레벨변환회로(9)의 입력은 PLL(1)의 레벨변환회로(8)의 입력과 같아지기 때문에 가변지연회로(10)도 PLL(1)의 가변지연회로(3)와 같은 지연시간을 갖게 된다. 이때의 기본지연회로의 지연시간을 TDL로, 사용스테이지수를 n으로 나타내면 링발진기의 발진주파수(Fvco)는
Fvco=1/2TDL.n
로 된다.
따라서 Vcont=Vref인 경우에 원하는 Vvco가 얻어지도록 가변지연회로(10)의 단수(段數)를 결정하게 되면 제조조건의 오차에 관계없이 안정된 중심주파수의 발진출력이 얻어지게 된다.
또 Vcont입력레벨을 변화시켜주게 되면 레벨변환기(9)의 출력(PV,NV)이 변화해서 가변지연회로(10)의 지연시간이 변화되어 발진주파수(Frco)가 변화되어지게 된다. 여기서 Vcont 대 Fvco 특성의 일예를 제9도에 도시해 놓았다.
제10도는 본 발명의 다른 실시예에 따른 전압제어발진회로를 도시해 놓은 것인 바, 제1도를 참조해서 전술한 전압제어발진회로와 비교해 보면, 레벨변환회로(8,9)가 생략되고 상기 PLL부(1)의 제1가변지연회로(3)의 지연량이 기준전위입력(Vref)과 상기 PLL부(1)내의 저역여파기(7)의 출력전압(Voff)에 따라 제어되면 상기 VCO부(2)부의 제2가변지연회로(10)의 지연량이 제어전압입력(Vcont)과 상기 PLL부(1)내의 저역여파기(7)의 출력전압(Voff)에 따라 제어되고 있다는 점이 다르고 그 이외는 마찬가지이기 때문에, 제1도와 같은 부호를 붙여 놓았다. 여기서 상기 제1가변지연회로(3) 및 제2가변지연회로(10)를 각각 제2도에서 도시된 것처럼 기본회로를 필요한 수로 종속접속시켜 구성시킨 경우, CMOS전달 게이트(21,23)의 P형 MOS트랜지스터의 게이트에는 PV신호에 대신해서 상기 기준전위전입력(Fref) 또는 제어전압입력(Vcont)가 공급되게 된다.
상기 제10도의 전압제어발진회로에서도 상기 실시예의 전압제어발진회로와 마찬가지로 기준전위입력(Vref)과 제어전압입력(Vcont)이 같아지게 되면 제1가변지연회로(3) 및 제2가변지연회로(10)의 지연시간이 같아지게 되어, 제조조건의 오차에 관계없이 안정된 중심주파수의 발진출력이 얻어지게 되는 등의 효과가 있게 된다.
또 상기 제10도의 전압제어발진회로에 따르면, 제어전압입력(Vcont)에 의해 직접 제2가변지연회로(10)를 제어하도록 되기 때문에 레벨변환회로(9)에 따른 제어전압의 가변범위의 손실이 없어지게 되고 VCO부(2)의 발진주파수의 가변범위가 커지게 된다고 하는 이점이 있다.
한편 상기 각 실시예에서는 제1가변지연회로(3) 및 제2가변지연회로(10)로서 같은 정수(定數)를 갖는 기본 지연회로를 이용해서 구성되고 있어서 설계가 용이해지기는 하나, 반드시 같은 정수의 지연회로를 이용할 필요는 없다.
상기와 같이 본 발명 전압제어발진회로에 의하면, 가변지연회로의 지연시간을 제어해줌으로서 발진주파수의 중심주파수를 결정할 수가 있고, 이 지연시간을 위상동기루프에 의해 정밀하게 제어할 수가 있기 때문에, 제조조건의 오차에 관계없이 안정된 중심주파수가 얻어지게 되고, 기준주파수인 입력신호의 주파수에 의해 상기 지연시간이 변하기 때문에, 중심주파수를 임의로 설정할 수 있어 발진주파수의 대역을 임의로 설정해줄 수가 있게 되는 효과가 있다.

Claims (3)

  1. 기준주파수의 입력신호 및 기준전위가 입력되어, 루프내부의 제1가변지연회로(3)의 지연시간이 일정해지도록 귀환제어를 행하는 위상동기루프부(1)와 제어전압입력과 상기 위상동기루프부(1)의 루프내의 저역여파기(7)의 출력전압을 레벨비교해서 제2가변지연회로(10)를 이용한 링발진기에서의 상기 제2가변지연회로(10)의 지연량이 상기 레벨 비교에 따른 출력에 따라 제어되어져 이 지연량에 따라 정해진 주파수의 신호를 발진하게 되는 전압제어발진회로부(2)를 구비하여 이루어진 것을 특징으로 하는 전압제어발진회로.
  2. 제1항에 있어서, 상기 전압제어발진회로부(2)는 제2가변지연회로(10)를 이용한 링발진기에서의 상기 제2가변지연회로(10)의 지연량이, 제어전압 입력과 상기 위상동기루프부(1) 내부의 저역여파기(7)의 출력전압에 따라 제어되어, 이 지연량에 따라 정해진 주파수의 신호를 발진하게 되도록 된 것을 특징으로 하는 전압제어발진회로.
  3. 제1항에 있어서, 상기 제1가변지연회로(3) 및 제2가변지연회로(10)는 같은 정수를 갖는 기본 지연회로가 이용되어 구성된 것을 특징으로 하는 전압제어발진회로.
KR1019880015752A 1987-11-30 1988-11-29 전압제어발진회로 KR910008522B1 (ko)

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JP30270087 1987-11-30
JP62-302700 1987-11-30
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JP63-161345 1988-06-29

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Country Status (5)

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US (1) US4859970A (ko)
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