KR920010209B1 - 전압 제어발진기(vco) - Google Patents

Abstract

내용 없음.

Description

전압 제어발진기(VCO)

제1도는 종래의 VCO의 회로도,

제2도는 제1도의 회로도에 대한 파형도,

제3도는 이 발명의 VCO의 회로도,

제4도는 제3도의 회로도에 대한 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

L : 래치 B : 버퍼

COMP1,COMP2 : 비교기

이 발명은 전압 제어발진기(VCO, Voltage controlled oscillator)에 관한 것으로, 특히 전력 소비가 감소되도록 전류원 사용없이 구성되고 주파수 변화폭이 크도록한 개선된 전압 제어발진기에 관한 것이다.

통상, VCO란 발진기의 일종으로 그 정의되는 바에 의하면, 제어전압으로 발진주파수를 변화시킬 수 있는 발진기이다.

현재는 단일 칩화된 VCO가 상용으로 가용하다. 상기한 기능을 갖는 종래의 VCO를 제1도에 나타내었다.

종래의 VCO의 회로구성은 인버터(IV)를 통해 VCO회로의 출력(Vo)이 상보형 인버터 구성의 PMOS1과 NMOS1의 게이트에 입력되고 이 회로에 입력되는 귀환된 신호전압에 대응하는 전류원으로 변환되도록 상기 상보형 인버터에 전류원(I)이 구성되고 이 전류원에 따라 전하가 축적되는 캐패시터(C)가 연결된다.

이어서 축적된 전하에 따른 전압(VLd)은 비반전 입력단자에 기준전압(Verf)이 인가된 비교기(CP)의 반전 입력단자에 인가되어 서로 비교된 후 출력된다(Vo).

이 회로에 대한 파형도는 제2도에 나타낸 바와 같으며, 제2a도에서 비교기(CP)에 인가되는 두개의 신호가 도시되어 있다. 도시된 두 신호의 크기가 서로 비교되어 출력에는 제2b도와 같은 펄스파형이 얻어진다.

종래의 회로에서의 출력전압은 상보형 인버터 회로에 귀환되어 입력되는데 도면에서 보듯이 단일의 입력 전압이 인가되고 비교되므로 전압의 범위 및 주파수 범위의 폭에 제한이 따른다. 즉, 제2a도와 같이 비교되는 파형이 단일의 것이므로 그 출력신호의 주파수에는 제한이 뒤따른다.

이는 이 발명의 회로와 비교하여 확인될 수 있다. 또한 귀환된 전압은 이에 대응하는 전류원으로 변환될 것이 요망되므로 회로 구성이 복잡해지고 전력 소모량이 크다. 따라서 단일의 칩으로 구성될 경우 복잡한 회로로 인해 칩 면적이 증대하게 된다.

따라서 이 발명의 목적은 상기한 사항이 해결되도록 구성이 간단하고, 소비전력이 감소되도록 전류원을 사용치 않으며 또한 선택할 수 있는 주파수 폭이 넓어진 개선된 VCO를 제공하는 것이다.

이 발명의 회로는 제3도에 나타낸 바와 같다. 제3도에 나타낸 바와 같이, 제1기준신호와 귀환된 회로 출력전압(VD)을 받아 비교하는 제1비교기와, 제2기준신호와 귀환된 상기의 출력전압(VD)를 받아 비교하는 제2비교기와, 제1비교기 출력과 제2비교기 출력을 각자 세트(5)단자와 리셋트(R)단자에 연결한 R-S플립플롭으로 된 래치와, 안정화되고 구동력을 갖는 신호 출력을 얻도록 상기 래치에 연결된 버퍼와, 버퍼의 출력을 충·방전으로 발진하는 주파수 신호를 출력하는 캐패시터로 구성되며, 캐패시터 출력은 최종 출력이며 동시에 상기 제1, 제2비교기의 비교되는 귀환신호로 재입력되도록 연결구성한 것을 특징으로 한다.

이 발명의 구성을 나타낸 제3도의 회로도에서 제1기준전압(Vrf1)과 체 2기준전압(Vrf2)이 2개의 비교기(COMP1),(COMP2) 각각의 비반전단자와 반전단자에 인가된다. 그리고 상기 비교기 각각의 또다른 단자 각각에는 이 회로의 출력전압(Vo)이 귀환되어 인가되어 이들 두 신호들이 각각 비교된다. 이에 대한 파형도는 제4도에 나타낸 바와 같다. 위에 설명한 각각의 전압, 특히 기준전압과 귀환된 전압(Vo)은 제4a도에 나타낸 바와 같다. 여기에서, 제1기준전압(Vrf1)은 제2기준전압(Vrf2)보다 높게 설정되어 있고 귀환된 전압(Vo)의 전압의 범위내에 존재하도록 설정되어 있다. 즉 이것은 후술하는 바와 같이 소정의 펄스파형이 얻어지도록 하는 것이다.

제4a도와 같은 파형이 비교기에 각각 입력되므로서 그 출력 각각의 파형은 제4b,c도의 ‘VA’ 및 ‘VB’와 같이 각각 나타난다. 이들 두 신호중 ‘VA’는 비교기에 연결된 R-S플립플롭, 즉 랫치(L)의 세트단자(S)에 연결되고, 또다른 신호 즉 ‘VB’는 상기한 R-S플립플롭(L)의 리셋트단자(R)에 연결된다.

제4b,c도와 같이 이 두신호는 R-S플립플롭(L)에 대해 논리 ‘0’과 ‘1’로서 인식되므로, 따라서 R-S플립플롭(L)의 출력(VC)은 세트(S) 및 리셋트(R)신호에 따라 제4d도와 같이 나타난다. 여기에서 부호 ‘N.C’는 사용하지 않는 단자이다.

제4d도와 같이 얻어진 펄스파형은 이에 연결된 다수의 인버터(INV)구성의 버퍼회로(B)에 의해서 안정화되어 구동력을 갖고 부하 캐패시터(CLD)에 인가된다. 이때에, 비교기에 설정된 기준전압간 차에 따라서 래치(L)의 출력파형의 주파수가 가변되므로 전압차가 크면 캐패시터(CLD)의 전하가 충,방전되는 시간이 길어져 발진회로의 주파수가 낮아지고, 그 전압차가 작아지면 발진주파수는 높아진다.

또한, 실시예로서의 제4도의 회로내의 버퍼(B)단은 사용된 인버터(INV) 대신 레벨 쉬프터(level-shifter) 회로를 이용하여 좀더 넓은 전압범위의 기준전압을 이용함에 따른 주파수 면이폭을 증감시킬 수 있다.

이 발명 구성에 따라 얻어지는 효과는 종래에 비해 가용 입력전압폭이 넓고 따라서 주파수의 변화폭이 크다는 것이다. 또한, 래치 사용에 따른 파형 안정화를 얻을 수 있고 회로구성이 간단하고 종래와 같이 전류원 사용이 없으므로 전력소모가 감소된다.

Claims (3)

1. 제1기준신호와 귀환된 회로 출력전압(VD)을 받아 비교하는 제1비교기와, 제2기준신호와 귀환된 상기의 출력 전압(VD)를 받아 비교하는 제2비교기와, 제1비교기 출력과 제2비교기 출력을 각각 세트(S)단자와 리셋트(R)단자에 연결한 R-S플립플롭으로 된 래치와, 안정화되고 구동력을 갖는 신호 출력을 얻도록 상기 래치에 연결된 버퍼와, 버퍼의 출력을 충·방전으로 발진하는 주파수 신호를 출력하는 캐패시터로 구성되며, 캐패시터 출력은 최종출력이며 동시에 상기 제1, 제2비교기의 비교되는 귀환신호로 재입력되도록 연결구성한 것을 특징으로 하는 전압 제어발진기(VCO).
2. 제1항에 있어서, 상기한 기준전압중 제1기준전압(Vrf1)은 제2기준전압(Vrf2)보다 높게 설정되는 것을 특징으로 하는 VCO.
3. 제1항에 있어서, 상기한 버퍼는 다수의 직렬 연결된 인버터 내지는 레벨 쉬프터인 것을 특징으로 하는 VCO.

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