KR100254824B1 - 위상 비교기 - Google Patents

위상 비교기 Download PDF

Info

Publication number
KR100254824B1
KR100254824B1 KR1019950034906A KR19950034906A KR100254824B1 KR 100254824 B1 KR100254824 B1 KR 100254824B1 KR 1019950034906 A KR1019950034906 A KR 1019950034906A KR 19950034906 A KR19950034906 A KR 19950034906A KR 100254824 B1 KR100254824 B1 KR 100254824B1
Authority
KR
South Korea
Prior art keywords
signal
output
reset
potential
flip
Prior art date
Application number
KR1019950034906A
Other languages
English (en)
Other versions
KR960016152A (ko
Inventor
이시바시아츠히꼬
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR960016152A publication Critical patent/KR960016152A/ko
Application granted granted Critical
Publication of KR100254824B1 publication Critical patent/KR100254824B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

PLL 회로의 위상 비교기에 포함된 리세트 신호 발생회로는 크로스형의 제 1 및 제 3 트랜지스터(3,2)에 접속된 각 게이트를 갖는 제 4 및 제 2트랜지스터(3,2)를 포함한다.
리세트 신호는 업/다운 신호의 출력에 따라서, 제 1 및 제 3 트랜지스터(3,2)와 제 4 및 제 2 트랜지스터(66,65)를 통해서 출력된다.
따라서, 업/다운 신호의 출력과 리세트 신호의 출력간의 시간주기는 어느것이 먼저 출력되었는지에 관계없이 일정하게 된다.

Description

위상 비교기
제1도는 본 발명의 제 1 실시예에 따른 위상 비교기의 4입력 NAND 게이트(1)의 구성을 나타낸 회로도.
제2도는 제1도에 나타낸 4입력 NAND 게이트의 개량예를 나타낸 회로도.
제3도는 본 발명의 제 2 실시에에 따른 위상 비교기의 4입력 NAND 게이트(6)의 구성을 나타낸 회로도.
제4도는 본 발명의 제 3 실시예에 따른 위상 비교기의 4입력 NAND 게이트(17)의 구성을 나타낸 회로도.
제5도는 종래의 PLL 회로의 구성을 나타낸 회로블록도.
제6도는 제5도에 나타낸 PLL 회로 위상 비교기의 구성을 나타낸 회로도.
제7도는 제6도에 나타낸 위상 비교기의 동작을 나타낸 타이밍챠트.
제8도는 제6도에 나타낸 위상 비교기의 4입력 NAND 게이트의 구성을 나타낸 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1,1',6,17,48 : 4입력 NAND 게이트
2~5,14,15,22~25,65~68 : N채널 MOS 트랜지스터
7,8,18,19,40~45 : 2입력 NAND 게이트
9,26 : 2입력 NOR 게이트
10~13,20,21,61~64 : P채널 MOS 트랜지스터
16,27 : 인버터 30 : PLL 회로
31 : 위상 비교기 32 : 챠아지 펌프회로
33 : 루프필터 34 : VCO 회로
35 : 클록 드라이버 46,47 : 3입력 NAND 게이트
51~54 : 입력노드 55 : 출력노드
본 발명은 위상 비교기에 관한 것이다.
보다 자세하게 본 발명은, 제 1 클록신호와 제 2 클록신호를 비교해서, 제 1 클록신호의 위상이 앞서가면 제 1 제어신호를 출력하고, 제 2 클럭신호의 위상이 앞서가면 제 2 제어신호를 출력하는 위상 비교기에 관한 것이다.
우선, 위상 비교기가 사용되는 위상동기 루프(Phase Locked Loop, 아하 PLL로 칭한다)회로에 대해 설명한다.
제 5 도는 특개평 3-30517 호 공보에 기재된 종래의 PLL 회로(30)의 구성을 나타낸 회로 블록도이다.
제 5 도를 참조해서, 이 PLL 회로(30)는, 위상 비교기(31), 챠아지펌프(charge pump)회로(32), 루프필터(loop filter)(33), 전압제어 발전기(voltage controlled oscillator, 이하 VCO 회로로 칭함)(34)및 클록 드라이버(35)를 포함한다.
위상 비교기(31)는, 위상 비교기의 기준이 되는 외부(external)클록신호(REF)와 클럭 드라이버(35)에서 가해진 외부클록신호(OSC)의 하강 위상을 비교해, 외부클록신호(REF)의 위상이 앞서갈 때는 업신호(UP)를 출력하고, 내부(internal)클럭신호(OSC)의 위상이 앞서갈 때는 다운 신호(DOWN)를 출력한다.
이경우, 비교하는 주파수차(周波數差) 또는 위상차가 커지면, 업신호(UP)및 다운 신호(DOWN)의 펄스폭도 커진다.
챠아지 펌프회로(32)는, 업신호(UP) 또는 다운 신호(DOWN)를 받아서, 각각의 펄스폭에 따른 양의 플러스 또는 마이너스 전하를 루프필터(33)로 공급한다.
루프필터(33)는 저항(33a)과 캐퍼시터(33b)로 구성된다.
저항(33a)과 캐퍼시터(33b)로 결정되는 시정수에 따라, 챠아지 펌프회로(32)에서의 전하 공급을 순조롭게 출력한다.
이때문에 루프필터(33)의 출력인 제어전압(Vc)은 급하지 않게, 서서히 변화한다.
VCO 회로(34)는, 루프필터(33)에서 받은 제어전압(Vc)에 따른 주파수로 발진한다.
그 주파수는 제어전압(Vc)이 상승하면 높어지고, 제어전압(Vc)이 하강하면 낮아진다.
클록 드라이버(35)는, VCO 회로(34)에서 출력되는 발진신호를 증폭해서 집적회로내부에서 공급한다.
즉, 클록 드라이버(35)의 출력이 내부 클록신호(OSC)가 된다.
이어서, 이 PLL 회로(30)의 동작에 대해서 설명한다.
만약 내부 클록신호(OSC)의 위상이 외부클록신호(REF)보다 지연되면, 위상 비교기(31)는 외부클록신호(REF)와 내부 클록신호(OSC)의 위상차에 따른 펄스폭의 업신호(UP)를 출력한다.
따라서, 챠아지 펌프회로(32)가 루프필터(33)에 플러스 부하를 공급하고, 이에 따라 제어전압(Vc)이 상승해 VCO 회로(34)의 발진주파수가 높아진다.
따라서, 내부 클록신호(OSC)의 주파수가 높아지고, 외부클록신호(REF)와 내부 클록신호(OSC)의 위상차가 작아진다.
역으로, 만약 내부 클록신호(OSC)의 위상이 외부클록신호(REF)보다 앞설때, 위상 비교기(31)는 내부 클록신호(REF)와 외부클록신호(OSC)의 위상차에 따른 펄스폭의 다운 신호(DOWN)를 출력한다.
따라서, 챠아지 펌프회로(32)가 루프필터(33)에 마이너스 부하를 공급하고, 이에 따라 제안전압(Vc)이 하강해 VCO 회로(34)의 발진주파수가 낮아진다.
따라서, 내부 클록신호(OSC)의 주파수가 낮아지고, 내부 클록신호(OSC)와 외부클록신호(REF)의 위상차가 작아진다.
이와같은 과정을 반복해서, 마침내는 내부 클록신호(OSC)와 외부클록 신호(REF)의 주파수및 위상이 일치한다.
이 상태에서는, 챠아지 펌프회로(32)가 루프필터(33)에 공급할 전하량은 아주 적다.
또한, 이 전하량이 루프필터(33)로 적분되면, 루프필터(33)의 출력인 제어전압(Vc)은 거의 변화가 없다.
이때문에 VCO 회로(34)및 클록 드라이버(35)는, 외부클록신호(REF)와 주파수및 위상이 일치한 내부 클럭신호(OSC)를 계속 출력해, 동기상태를 유지한다.
이어서, 제 5 도로 나타낸 위상 비교기(31)에 대해서 자세히 설명한다.
제 6 도는, 예를들면 특개평3-30517호 공보와 미국 특허 제3610954호 등에 기재된 종래의 위상 비교기(31)의 구성을 나타낸 회로도이다. 제 6 도를 참조해서, 이 위상 비교기(31)는, 입력단자(36, 37), 출력단자(38, 39), 2입력 NAND 게이트(40~45), 3입력 NAND 게이트(46, 47) 및 4입력 NAND 게이트(48)를 포함한다.
입력단자(36, 37)에는, 각각 외부클록신호(REF)및 내부 클록신호(OSC)가 입력된다.
NAND 게이트(40)는, 입력단자(36)에 입력된 외부클록신호(REF)와, NAND 게이트(46)의 출력을 받아, 신호(1)를 출력한다.
NAND 게이트(41)는, NAND 게이트(40, 42)의 출력을 받아, 신호(2)를 출력한다.
NAND 게이트(42)는 NAND 게이트(41, 48)의 출력을 받고, NAND 게이트(43)는 NAND 게이트(44, 48)의 출력을 받는다.
NAND 게이트(44)는 NAND 게이트(43, 45)의 출력을 받아, 신호(3)를 출력한다.
NAND 게이트(45)는, 입력단자(37)에 입력된 내부 클록신호(OSC)와, NAND 게이트(47)의 출력을 받아, 신호(4)를 출력한다.
NAND 게이트(48)는, NAND 게이트(40, 41, 44, 45)에서 신호(1~4)를 받아, 리세트 신호(RES)를 출력한다.
NAND 게이트(46)는, NAND 게이트(40, 41, 48)에서 신호(1,2), RES를 받아, 출력단자(38)에 업신호(UP)를 출력한다.
NAND 게이트(47)는, NAND 게이트(44, 45, 48)에서 신호 (3,4), RES를 받아, 출력단자(39)에 다운 신호(DOWN)를 출력한다.
다시 말하면, NAND 게이트(40과 46, 41과 42, 43과 44, 45와 47)는, 각각 플립플롭(FF1~FF4)을 구성한다.
플립플롭(FF1)은, 외부클록신호(REF)에 의해 세트되고, 플립플롭(FF2)의 출력신호(2)와 리세트 신호(RES)의 논리적신호(論理積信號)에 의해 리세트되며, 그 반전출력이 업신호(UP)가 된다.
플립플롭(FF2)은, 플립플롭(FF1)의 출력신호(1)에 의해 세트되며, 리세트 신호(RES)에 의해 리세트된다.
플립플롭(FF3)은, 플립플롭(FF4)의 출력신호(4)에 의해 세트되고, 리세트 신호(RES)에 의해 세트된다.
플립플롭(FF4)은, 내부 클록신호(OSC)에 의해 세트되고, 플립플롭(FF3)의 출력신호(3)와 리세트 신호(RES)의 논리적신호에 의해 리세트되고, 그 반전출력이 다운 신호(DOWN)가 된다.
4입력 NAND 게이트(48)는, 플립플롭(FF1~FF4)의 출력신호 (1~4)를 받아, 리세트 신호(RES)를 출력한다.
위상 비교기(31)는, 입력단자(36)에 가해진 외부클록신호(REF)와 입력 단자(37)에 가해진 내부 클록신호(OSC)의 위상을 비교해서, 내부 클록 신호(OSC)의 위상이 지연될때는 위상차에 따른 펄스폭의 업신호(UP)를 출력단자(38)로 출력해서, 내부 클록신호(OSC)의 위상이 앞설때는 위상차에 따른 펄스폭의 다운 신호(DOWN)를 출력단자(39)로 출력한다.
이 동작을 다음에서 설명한다.
제 7 도는, 입력단자(36)에 가해진 전위(즉 외부클록신호(REF)), 입력단자(37)에 가해진 전위(즉 내부 클록신호(OSC)), 2입력 NAND 게이트(40)의 출력(즉 신호(1)), 2입력 NAND 게이트(45)의 출력(즉 신호 (4)), 4입력 NAND 게이트(48)의 출력(즉 리세트 신호(RES)), 3입력 NAND 게이트(46)의 출력(즉, 업신호(UP)), 및 3입력 NAND 게이트(47)의 출력(즉 다운 신호(DOWN))의 상호관계를 나타낸 타이밍챠트이다.
제 7 도의 설명에 앞서, 우선 외부클록신호(REF), 내부 클록신호(0SC) 어느것이나 [L]레벨에 있는 경우를 생각한다.
이 경우에는, 게이트(40, 45)는 어느것이나 반드시 [H]레벨을 출력한다.
반대로 게이트(41, 44)의 출력이 [H]레벨인 경우에는, 게이트(48)의 출력이 [L]레벨이 되고, 게이트(42, 43)의 출력은 [H]레벨이 되어 결국 게이트(41, 44)의 출력은 [L]레벨이 된다.
이때문에, 게이트(46, 47)의 출력은, 외부클록신호(REF)및 내부 클록신호(OSC) 어느것이나 [L]레벨에 한해, 항상 [H]레벨을 출력하는 것을 알 수 있다.
이 상태 후, 외부클록신호(REF)및 내부 클록신호(OSC)가 [H]레벨로 바뀌면, 게이트(40, 45)의 출력은 [L]레벨이 되고, 게이트(41, 44)는 [H]레벨을 출력하게 된다.
이후, 제 7 도에 나타낸 것처럼, 우선 외부클록신호(REF)가 하강하고, 계속해서 내부 클록신호(OSC)가 위상(T1)만큼 지연 하강하는 경우를 설명 한다.
외부 클럭신호(REF)의 하강을 받아서 게이트(40)의 출력이 [H]레벨로 바 뀐다.
그러나, 내부 클록신호(OSC)는 그대로 [H]레벨이므로, 게이트(45)의 출력은 [L]레벨을 유지하며, 게이트(48)의 출력은 [H]레벨에서 변하지 않는다.
이때문에, 게이트(46)의 출력은 [L]레벨로 바뀐다.
한편, 게이트(47)의 출력은 [H]레벨에서 변하지 않는다.
이어서 내부 클록신호(OSC)가 하강하면, 게이트(45)의 출력은 [H]레벨로 바뀌고, 게이트(48) 4개의 입력이 모두 [H]레벨이 되어 게이트(48)의 출력은 [L]레벨로 변이한다.
그 결과, 게이트(46)의 출력은 [L]레벨에서 다시 [H]레벨로 변하고, 외부클록신호(REF)와 내부 클럭신호(OSC)의 위상차를 반영한 펄스신호를 출력한다.
한편, 게이트(47)의 출력은, 게이트(45)의 출력이 [H]레벨로 바뀌는 것을 받아서 [L]레벨로 바뀌지만, 직후에 게이트(48)의 출력이 [L]레벨로 변하기 때문에, 바로 [H]레벨로 돌아간다.
이때문에 게이트(47)는, 외부클록신호(REF)와 내부 클록신호(OSC)의 위상차와는 관계없는 일정한 폭의 펄스신호를 출력한다.
제 8 도는, 4입력 NAND 게이트(48)를 CMOS 트랜지스터로 구성한 경우의 구성을 구성을 예시하는 회로도이다.
도면에서, 이 4입력 NAND 게이트(48)는, 4개의 입력노드(51~54), 출력노드(55), 4개의 P채널 MOS 트랜지스터(61~64)및 4개의 N채널 MOS 트랜지스터(65~68)를 포함한다.
P채널 MOS 트랜지스터(61~64)는, 각각 전원전위라인(71)과 출력노드(55)사이에 서로 병렬로 접속된다.
N채널 MOS 트랜지스터(65~68)는, 출력노드(55)와 접지전위라인(72)간에 직렬로 접속된다.
트랜지스터(61과 65, 62와 66, 63과 67, 64와 68)의 게이트는, 각각 공통 접속되는 동시에 입력노드(51, 54, 52, 53)에 접속된다.
4개의 입력노드(51~54) 전부가 [H]레벨이 되었을 때, 4개의 N채널 MOS 트랜지스터(65~68)이 ON상태가 되고 4개의 P채널 MOS 트랜지스터(61~64)가 OFF 상태가 되어 출력노드(55)에 [L]레벨(접지전위GND)이 출력된다.
그 이외일 때는, 4개의 N채널 MOS 트랜지스터(65~68)중 적어도 하나가 비도통 상태가 되고, 4개의 P채널 MOS 트랜지스터(61~64)중 적어도 하나가 도통상태가 되어, 출력노드(55)에 [H]레벨(전원전위Vcc)이 출력된다.
종래의 위상 비교기(31)는 이상가 같이 구성되어 있기때문에, 업신호(UP), 다운 신호(DOWN)의 펄스폭은, 리세트 신호(RES)를 발생하는 다입력(多入力) 게이트(48)의 지연에 좌우된다.
하지만, 제 8 도로 나타낸 것처럼 다입력 게이트(48)를 CMOS 트랜지스터로 구성한 경우, 직렬로 접속된 트랜지스터(65~68)가 있기 때문에, 다입력 게이트(48)의 입력에 따라서 지연시간에 차이가 생긴다.
이와같은 위상 비교기(31)에서는, 외부클록신호(RES)의 하강에 대해, 내부 클록신호(OSC)의 하강이 먼저인지 나중인지로, 리세트 신호(RES)를 출력하는 타이밍이 변한 결과, 위상차는 같아도 업신호(UP)와 다운 신호(DOWN)의 펄스폭은 동일하게 되지 않는다.
이때문에, PLL 회로(30) 전체의 게인(gain)(위상차에 대해서 PLL 회로(30)가 위상을 되돌리는 량)이, 내부 클록신호(OSC)의 위상이 앞서는 경우와 지연되는 경우로 달라지며, 동기상태의 내부 클록신호(OSC)의 지터(jitter)가 증가했었다.
그러므로, 본 발명의 목적은, 제 1 및 제 2 클록신호의 위상차가 동일할 때는, 어떤 클록신호의 위상이 앞서는가에 의하지 않고 동일한 펄스폭의 제어신호를 출력할 수 있는 위상 비교기를 제공하는 것이다.
본 발명의 제1 관점에 따르면, 제 1 클록신호와, 제 2 클록신호를 비교해서, 제 1 클록신호의 위상이 진행하는 것에 따라서 제 1 제어신호를 출력 하고, 제 2 클록신호의 위상이 진행하는 것에 따라서 제 2 제어신호를 출력하는 위상 비교기에서, 제 1 클록신호가 제 1 전위에서 제 2 전위로 변화 된 것에 따라서 제1의 제어신호를 출력하는 제1의 신호발생수단과, 제 2 클록신호가 제 1 전위에서 제 2 전위로 변화된 것에 따라서 제 2 제어신호를 출력하는 제 2 신호발생회로, 및 제1 및 제2의 클록신호의 양쪽이 제1의 전위에서 제2의 전위로 변화된 것에 의해서 리세트 신호를 제1및 제2의 신호 발생수단으로 출력하는 리세트 신호발생수단을 구비하고, 제1의 신호발생수단은 리세트신호 발생수단에서 리세트신호가 입력되는 것에 따라서 제1의 제어신호의 출력을 정지하고, 제2의 신호발생수단은 리세트신호 발생수단에서 리세트신호가 입력되는 것에 따라서 제2의 제어신호의 출력을 정지하며, 리세트신호 발생수단은, 제1및 제2의 신호발생수단에 접속된 출력노드와, 출력노드와 라세트신호의 공급원에 접속된 신호공급라인과의 사이에 직렬접속된 제1및 제2의 트랜지스터, 및 출력노드와 신호공급라인과의 사이에 직렬접속된 제3및 제4의 트랜지스터을 포함하고, 제1및 제4의 트랜지스터는 제1의 클록신호가 제1의 전위에서 제2의 전위로 변화된 것에 따라서 도통하고, 제2및 제3의 트랜지스터는 제2의 클록신호가 제1의 전위에서 제2의 전위로 변화된 것에 따라서 도통하는 위상 비교기를 구비한다.
본 발명의 제2의 관점은 제1관점에서 제1의 신호발생수단은 제1의 클록신호에 의해 세트되고, 리세트신호에 의래 리세트되는 제1의 플립플롭, 및 제1의 플립플롭의 출력에 의해 세트되고, 리세트신호에 의해 리세트되는 제2의 플립플롭을 포함하고, 제2의 신호 발생수단은, 제2의 클록신호에 의해 세트되고, 리세트신호에 의해 리세트되는 제3의 플립플롭, 및 제3의 플립플롭의 출력에 의해 세트되고, 리세트신호에 의해 리세트되는 제4의 플립플롭을 포함하고, 리세트 신호발생수단의 제1및 제4의 트랜지스터는 제1의 플립플롭이 세트된 것에 따라서 도통하고, 제2및 제3의 트랜지스터는 제3의 플립플롭이 세트 되는 것에 따라서 도통하는 위상 비교기를 구비한다.
본 발명의 제3의 관점은 제2관점에서 리세트신호발생수단은 제 2의 트랜지스터와 신호공급라인과의 사이에 접속된 제1의 접속수단, 및 제4의 트랜지스터와 신호공급라인과의 사이에서 접속된 제2의 접속수단을 더 포함하고, 제1및 제2의 접속수단의 각각은 제2및 제4의 플립플롭의 양쪽이 세트되는 것에 따라서 도통 하는위상 비교기를 구비한다.
본 발명의 제4의 관점은 제3 관점에서 제2의 트랜지스터와 제1의 접속수단과의 접속노드와, 제4의 트랜지스터과 제2의 접속수단의 접속노드가 서로 접속되어 있는 위상 비교기를 구비한다.
본 발명은 제5관점은 제2 관점의 리세트신호발생수단은 출력노드와 제1및 제2의 신호발생수단과의 사이에 설치되고, 제2및 제4의 플립플롭의 양쪽이 세트되는 것에 따라서 도통하는 게이트수단을 더 포함하는 위상비교기를 구비한다.
본 발명의 제6의 관점은 제2 관점의 리세트 신호발생수단은 제1의 플립플롭의 출력노드와 제1및 제4의 트랜지스터의 입력전극과의 사이에 설치된 제1의 게이트수단, 및 제3의 플립플롭의 출력노드와 제2및 제3의 트랜지스터의 입력전극과의 사이에 설치된 제2의 게이트수단을 포함하고, 제1및 제2의 게이트수단은 각각 제2및 제4의 플립플롭이 세트된 것에 따라서 도통하는 위상비교기를 구비한다.
[실시예]
[실시예 1]
제 1 도는, 본 발명의 제 1 실시예에 다른 위상 비교기의 4입력 NAND 게이트(1)의 구성을 나타낸 회로도이다.
4입력 NAND 게이트(1)는, 제 6 도 및 제 8 도로 나타낸 4입력 NAND 게이트(48)에 해당하는 것이다.
제 1 도를 참조해서, 이 4입력 NAND 게이트(1)가 제 8 도로 나타낸 종래의 4입력 NAND 게이트(48)와 다른점은, N채널 MOS 트랜지스터(2~5)가 새로 설치된 점이다.
이들중 적어도 N채널 MOS 트랜지스터(2와 65, 3과 66)는, 각각 동일한 트랜지스터 싸이즈이다.
N채널 MOS 트랜지스터(2~5)는 출력노드(55)와 접지전위라인(72)간에 직렬로 접속된다.
N채널 MOS 트랜지스터(2~5)의 게이트는, 각각 입력노드(54, 51, 53, 52)에 접속된다.
또한, N채널 MOS 트랜지스터(3)의 소스는 N채널 MOS 트랜지스터(66)의 소스에 접속된다.
다음으로, 제 1 도에 나타낸 4입력 NAND(1)의 동작에 대해서 설명한다.
우선, 외부클록신호(REF)가 먼저 하강했을 때, 입력노드(51, 52, 53)에 [H]레벨이, 입력노드(54)에 [L]레벨이 인가되므로, N채널 MOS 트랜지스터(65, 67, 68, 3~5)및 P채널 MOS 트랜지스터(62)는 도통상태가 되고, N채널 MOS 트랜지스터(66, 2)및 P채널 MOS 트랜지스터(61, 63, 64)는 비도통상태가 되고, 출력노드(55)에는 [H]레벨이 게속 출력된다.
다음 내부 클록신호(OSC)가 위상(TI)만큼 지연 하강하면, 입력노드(54)는 [H]레벨로 바뀌므로, P채널 MOS 트랜지스터(62)가 비도통상태로 바뀌는 동시에, N채널 MOS 트랜지스터(66, 2)가 비도통상태로 바뀐결과, 출력노드(55)에는 [L]레벨이 나타난다.
한편, 내부 클록신호(OSC)가 먼저 내려가면, 입력노드(52~54)에는 [H]레벨이, 입력노드(51)에 [L]레벨이 인가되므로, N채널 MOS 트랜지스터(66~68, 2, 4, 5)및 P채널 MOS 트랜지스터(61)가 도통상태가 되고, N채널 MOS 트랜지스터(65, 3)및 P채널 MOS 트랜지스터(62~64)가 비도통상태가 되고, 출력노드(55)에는 [H]레벨이 계속 출력된다.
다음으로 외부클록신호(REF)가 위상(TI)만큼 지연 하강하면, 입력노드(51)가 [H]레벨로 바뀌므로, P채널 MOS 트랜지스터(61)가 비도통상태로 변하는 동시에, N채널 MOS 트랜지스터(65, 3)가 도통상태로 바뀌어, 출력노드(55)에는 [L]레벨이 나타난다.
본 실시예에서는, N채널 MOS 트랜지스터(65, 66)와 병렬로 N채널 MOS 트랜지스터(2, 3)를 접속해서, N채널 MOS 트랜지스터(65와 3, 66과 2)의 게이트를 각각 공통 접속하고, N채널 MOS 트랜지스터(65와 2, 66과 3)의 트랜지스터 싸이즈를 각각 같게 했으므로, N채널 MOS 트랜지스터(66, 2)가 도통상태로 바뀌고나서 출력노드(55)가 [L]레벨이 될때까지의 시간과, N채널 MOS 트랜지스터(65, 3)가 도통상태로 바뀌고나서 출력노드(55)가 [L]레벨이 될때까지의 시간은 같아진다.
이결과, 업신호(UP)의 펄스폭과 다운 신호(DOWN)의 펄스폭은, 내부 클록신호(OSC)와 외부클록신호(REF)의 위상차가 동일하다면 내부 클록신호(OSC)의 위상이 앞서는지 지연되는지에 관계없이 동일해진다.
또한, 본 실시예에서는, N채널 MOS 트랜지스터(3)의 소스와 N채널 MOS 트랜지스터(66)의 소스가 서로 접속된 것으로 했지만, 제 2 도에서 보듯이, N채널 MOS 트랜지스터(3)의 소스와 N채널 MOS 트랜지스터(66)의 소스를 분리해도 괜찮다.
단, 이경우는, N채널 MOS 트랜지스터(67, 68)의 직렬접속과, N채널 MOS 트랜지스터(4, 5)의 직렬저항을 서로 같게 할 필요가 있다.
[실시예 2]
제 3 도는, 본 발명의 제 2 실시예에 따른 위상 비교기의 4입력 NAND 게이트(6)의 구성을 나타낸 회로도이다.
제 3 도를 참조해서, 이 4입력 NAND 게이트(6)는 2입력 NAND 게이트(7, 8), 2입력 NOR 게이트(9)및 인버터(16)를 포함하고, NOR 게이트(9)는 P채널 MOS 트랜지스터(10~13)및 N채널 MOS 트랜지스터(14, 15)를 포함한다.
P채널 MOS 트랜지스터(10과 12, 11과 13)는, 각각 동일한 트랜지스터 싸이즈이다.
NAND 게이트(7)의 2개의 입력노드는, 각각 NAND 게이트(6)의 입력 노드(51, 52)가 된다.
NAND 게이트(8)의 2개의 입력노드는, 각각 NAND 게이트(6)의 입력 노드(53, 54)가 된다.
P채널 MOS 트랜지스터(10, 11)는, 전원전위라인(71)과 NOR 게이트(9)의 출력노드(9) 사이에 직렬접속된다.
P채널 MOS 트랜지스터(12, 13)는, 전원전위라인(71)과 출력노드(N9) 사이에 직렬접속된다.
N채널 MOS 트랜지스터(14, 15)는, 각각 출력노드(N9)와 접지전위라인(72) 사이에 서로 병렬로 접속된다.
트랜지스터(10, 13, 15)의 게이트는 NAND 게이트(8)의 출력을 받는다.
트랜지스터(11, 12, 14)의 게이트는 NAND 게이트(7)의 출력을 받는다.
인버터(16)는, 노드(N9와 55)사이에 접속된다.
제 3 도에 나타낸 4입력 NAND 게이트(6)의 동작은 제 1 도에 나타낸 4입력 NAND 게이트와 같다.
우선 외부클록신호(REF)가 먼저 하강할 때, 입력노드(51~53)에 [H]레벨이, 입력노드(54)에 [L]레벨이 인가되므로, 2입력 NAND 게이트(7)의 출력은 [L]레벨, 2입력 NAND 게이트(8)의 출력은 [H]레벨이 된다.
이결과, P채널 MOS 트랜지스터(11, 12)및 N채널 MOS 트랜지스터(15)가 도통상태, P채널 MOS 트랜지스터(10, 13)및 N채널 MOS 트랜지스터(14)가 비도통상태가 되어, 인버터(16)의 입력노드에는 [L]레벨이 인가되고, 출력노드(55)에는 [H]레벨이 나타난다.
다음으로 내부 클록신호(OSC)가 위상(TI)만큼 지연 하강하면, 입력노드(54)는 [H]레벨로 바뀌므로, 2입력 NAND 게이트(8)의 출력은 [L]레벨이 되고, N채널 MOS 트랜지스터(15)가 비도통상태로 바뀌는 동시에, P채널 MOS 트랜지스터(10, 13)가 도통상태로 바뀐 결과, 인버터(16)의 입력노드는 [H]레벨이 되어, 출력노드(55)는 [L]레벨로 변한다.
한편, 내부 클록신호(OSC)가 먼저 하강했을 때는, 입력노드(52~54)에 [H]레벨이, 입력노드(51)에 [L]레벨이 인가되므로, 2입력 NAND 게이트(7)의 출력은 [H]레벨, 2입력 NAND 게이트(8)의 출력은 [L]레벨이 된다.
이결과, P채널 MOS 트랜지스터(10, 13)및 N채널 MOS 트랜지스터(14)는 도통상태, P채널 MOS 트랜지스터(11,12)및 N채널 MOS 트랜지스터(15)는 비도통상태가 되어, 마찬가지로 인버터(16)의 입력노드에는 [L]레벨이 인가된다.
다음으로 외부클록신호(REF)가 위상(TI)만큼 지연 하강하면, 입력노드(51)는 [H]레벨로 바뀌므로, 2입력 NAND 게이트(7)의 출력은 [L]레벨이 되고, N채널 MOS 트랜지스터(14)는 비도통상태로 바뀌는 동시에, P채널 MOS 트랜지스터(11, 12)는 도통상태로 바뀐 결과, 인버터(16)의 입력노드는 [H]레벨이 되고, 출력노드(55)는 [L]레벨로 변한다. 이 실시예에서는, P채널 MOS 트랜지스터(10, 11)와 P채널 MOS 트랜지스터(12, 13)를 병렬로 접속해, P채널 MOS 트랜지스터(10과 13, 11과 12)의 게이트를 각각 공통접속하며, 또한 P채널 MOS 트랜지스터(10과 12, 11과 13)의 트랜지스터 싸이즈를 각각 같게 했다.
따라서, P채널 MOS 트랜지스터(11, 12)가 도통상태로 변하고 나서 출력노드(55)가 [L]레벨이 될때까지의 시간과, P채널 MOS 트랜지스터(10, 13)가 도통상태로 바뀌고 나서 출력노드(55)가 [L]레벨이 될때까지의 시간과, P채널 MOS 트랜지스터(10, 13)가 도통상태로 변하고 나서 출력노드(55)가 [L]레벨이 될때까지의 시간은 같아지며, 제 1 실시예와 같은 효과를 얻을 수 있다.
[실시예 3]
제 4 도는, 본 발명의 제 3 실시예에 따른 위상 비교기의 4입력 NAND 게이트(17)의 구성을 나타낸 회로도이다.
제 4 도를 참조해서, 이 4입력 NAND 게이트(17)는 2입력 NAND 게이트(18,19), 2입력 NOR 게이트(26)및 인버터(27)를 포함하고, NAND 게이트(19)는 P채널 MOS 트랜지스터(20,21)및 N채널 MOS 트랜지스터(22~25)를 포함한다.
N채널 MOS 트랜지스터(22와 24, 23과 25)는, 각각 동일 트랜지스터 싸이즈이다.
NAND 게이트(18)의 2개의 입력노드는, 각각 NAND 게이트(17)의 입력노드(52,53)가 된다.
P채널 MOS 트랜지스터(20, 21)는, 각각 전원전위라인(71)과 NAND 게이트(19)의 출력노드(19) 사이에 서로 병렬로 접속된다.
N채널 MOS 트랜지스터(22, 23)는 출력노드(N19)와 접지전위라인(72)간에 직렬접속된다.
N채널 MOS 트랜지스터(24, 25)는 출력노드(N19)와 접지전위라인(72)간에 직렬접속된다.
NOR 게이트(26)는 NAND 게이트(18, 19)의 출력을 받는다.
인버터(27)는 NOR 게이트(26)의 출력을 받는다.
인버터(27)의 출력노드가 NAND 게이트(17)의 출력노드(55)가 된다.
다음으로 동작에 대해 설명한다.
우선 외부클록신호(REF)가 먼저 하강했을 때, 입력노드(51~53)에 [H]레벨이, 입력노드(54)에 [L]레벨이 인가되므로, 2입력 NAND 게이트(18)의 출력이 [L]레벨이 되고 NAND 게이트(19)의 출력이 출력노드(55)에 그대로 출력된다.
또한, N채널 MOS 트랜지스터(22, 25)및 P채널 MOS 트랜지스터(21)가 도통상태, N채널 MOS 트랜지스터(23, 24)및 P채널 MOS 트랜지스터(20)는 비도통상태가 되어, 출력노드(55)에 [H]레벨이 나타난다.
다음 내부 클록신호(OSC)가 위상(TI)만큼 지연 하강하면, 입력노드(54)는 [H]레벨로 바뀌므로, P채널 MOS 트랜지스터(21)가 비도통상태로 바뀌는 동시에, N채널 MOS 트랜지스터(23, 24)가 도통상태로 바뀐 결과, 출력노드(55)는 [L]레벨로 변한다.
한편, 내부 클록신호(OSC)가 먼저 하강했을 때는, 입력노드(52~54)에 [H]레벨이, 입력노드(51)에 [L]레벨이 인가되므로, 2입력 NAND 게이트(18)의 출력은 [L]레벨이 되어 NAND 게이트(19)의 출력은 출력노드(55)에 그대로 출력된다.
또한, N채널 MOS 트랜지스터(23, 24)및 P채널 MOS 트랜지스터(20)는 도통상태로 N채널 MOS 트랜지스터(22, 25)및 P채널 MOS 트랜지스터(21)는 비도통상태가 되어, 출력노드(55)에 [H]레벨이 나타난다.
외부클록신호(REF)가 위상(TI)만큼 지연 하강하면, 입력노드(51)는 [H]레벨로 바뀌므로, P채널 MOS 트랜지스터(20)는 비도통상태로 변하는 동시에, N채널 MOS 트랜지스터(22, 25)가 도통상태로 바뀐 결과, 출력노드(55)는 [L]레벨로 변한다.
이 실시예에서도, 제 1 실시예 및 제 2 실시예와 같은 효과를 얻을 수 있다.

Claims (3)

  1. 제 1 클록신호(REF)와 제 2 클록신호(OSC)를 비교하여, 제 1 클록신호(REF)의 위상이 앞서가는 것에 따라서 제 1 제어신호(UP)를 출력하고, 제 2 클록신호(OSC)의 위상이 앞서가는 것에 따라서 제 2 제어신호(DOWN)를 출력하는 위상 비교기에 있어서, 상기 제 1 클록신호(REF)가 제 1 전위에서 제 2 전위로 변화되는 것에 따라서 상기 제 1 제어신호(UP)를 출력하는 제 1 신호발생 수단(FF1, FF2)과, 상기 제 2 클록신호(OSC)가 제 1 전위에서 제 2 전위로 변화되는 것에 따라서 상기 제 2 제어신호(DOWN)를 출력하는 제 2 신호발생수단(FF3, FF4), 및 상기 제 1 및 제 2 클록신호의 양쪽이 제 1 전위에서 제 2 전위로 변화되는 것에 따라서 리세트 신호(RES)를 상기 제 1 및 제 2 신호발생수단으로 출력하는 리세트 신호발생수단(48)을 구비하고, 상기 제 1 신호 발생수단(FF1, FF2)은 상기 리세트신호 발생수단(48)에서 상기 리세트 신호(RES)가 입력되는 것에 따라서 상기 제 1 제어신호(UP)의 출력을 정지하고, 상기 제 2 신호발생수단(FF3, FF4)은 상기 리세트신호 발생수단(48)에서 상기 리세트신호(RES)가 입력되는 것에 따라서 상기 제 2 제어신호(DOWN)의 출력을 정지하며, 상기 제 1 신호 발생수단(FF1, FF2)은, 상기 제 1 클록신호(REF)가 제 1 전위에서 제 2 전위로 변화되는 것에 따라서 세트되고, 상기 리세트신호(RES)에 의해 리세트되는 제 1 플립플롭(FF1), 및 상기 제 1 플립플롭(FF1)의 출력에 의해 세트되고, 상기 리세트 신호(RES)에 의해 리세트되는 제 2 플립플롭(FF2)을 포함하고, 상기 제 2 신호발생수단(FF3, FF4)은, 상기 제 2 클록신호(OSC)가 제 1 전위에서 제 2 전위로 변화되는 것에 따라서 세트되고, 상기 리세트신호(RES)에 의해 리세트되는 제 3 플립플롭(FF4), 및 상기 제 3 플립플롭(FF4)의 출력에 의해 세트되고, 상기 리세트 신호(RES)에 의해 리세트되는 제 4 플립플롭(FF3)을 포함하고, 상기 리세트 신호 발생수단(48)은, 상기 제 1 및 제 2 신호발생수단(FF1-FF4)에 접속된 출력노드(55)와, 상기 출력노드(55)와 상기 리세트신호(RES)의 공급원에 접속된 신호 공급라인과의 사이에 직렬접속된 제 1 및 제 2 트랜지스터(65, 66) 및 제 1 접속수단(67, 68), 및 상기 출력노드(55)와 상기 신호 공급라인과의 사이에 직렬접속된 제 3 및 제 4 트랜지스터(2, 3) 및 제 2 접속수단(4, 5)을 포함하고, 상기 제 2 트랜지스터(66)와 상기 제 1 접속수단(67, 68)과의 접속노드와, 상기 제 4 트랜지스터(3)와 상기 제 2 접속수단(4, 5)의 접속노드가 서로 접속되어 있으며, 상기 제 1 및 제 4 트랜지스터(65,3)는 상기 제 1 플립플롭(FF1)이 세트되는 것에 따라서 도통하고, 상기 제 2 및 제 3 트랜지스터(66, 2)는 상기 제 3 플립플롭(FF4)이 세트된 것에 따라서 도통하며, 상기 제 1 및 제 2 접속수단(67, 68; 4, 5)의 각각은 상기 제 2 및 제 4 플립플롭(FF2, FF3)의 양쪽이 세트되는 것에 따라서 도통하는 것을 특징으로 하는 위상 비교기.
  2. 제 1 클록신호(REF)와 제 2 클록신호(OSC)를 비교하여, 제 1 클록신호의 위상이 앞서가는 것에 따라서 제 1 제어신호(UP)를 출력하고, 제 2 클록신호(OSC)의 위상이 앞서가는 것에 따라서 제 2 제어 신호(DOWN)를 출력하는 위상 비교기에 있어서, 상기 제 1 클록신호(REF)가 제 1 전위에서 제 2 전위로 변화하는 것에 따라서 상기 제 1 제어신호(UP)를 출력하는 제 1 신호발생수단(FF1, FF2)과, 상기 제 2 클록신호(OSC)가 제 1 전위에서 제 2 전위로 변화하는 것에 따라서 상기 제 2 제어신호(DOWN)를 출력하는 제 2 신호발생수단(FF3, FF4), 및 상기 제 1 및 제 2 클록신호의 양쪽이 제 1 전위에서 제 2 전위로 변화하는 것에 따라서, 리세트 신호(RES)를 상기 제 1 및 제 2 신호 발생수단에 출력하는 리세트신호 발생수단(48)을 구비하고, 상기 제 1 신호발생수단(FF1, FF2)은 상기 리세트신호 발생수단(48)에서 상기 리세트신호(RES)가 입력되는 것에 따라서 상기 제 1 제어 신호(UP)의 출력을 정지하고, 상기 제 2 신호 발생수단(FF3, FF4)은 상기 리세트신호 발생수단(48)에서 상기 리세트 신호(RES)가 입력되는 것에 따라서 상기 제 2 제어신호(DOWN)의 출력을 정지하고, 상기 제 1 신호 발생수단(FF1, FF2)은, 상기 제 1 클록신호(REF)가 제 1 전위에서 제 2 전위의 전위로 변화하는 것에 따라서 세트되고, 상기 리세트 신호(RES)에 의해 리세트 되는 제 1 플립플롭(FF1), 및 상기 제 1 플립플롭(FF1)의 출력에 의해 세트되고, 상기 리세트신호(RES)에 의해 리세트되는 제 2 플립플롭(FF2)을 포함하고, 상기 제 2 신호 발생수단(FF3, FF4)은, 상기 제 2 클록신호(OSC)가 제 1 전위에서 제 2 전위로 변화하는 것에 따라서 세트되고, 상기 리세트 신호(RES)에 의해 리세트되는 제 3 플립플롭(FF4), 및 상기 제 3 플립플롭(FF4)의 출력에 의해 세트되고, 상기 리세트신호(RES)에 의해 리세트되는 제 4 플립플롭(FF3)을 포함하고, 상기 리세트신호 발생수단(48)은, 상기 제 1 및 제 2 신호 발생수단(FF1-FF4)에 접속된 출력노드(55), 상기 출력노드(55)와 상기 리세트신호(RES)의 공급원에 접속된 신호 공급라인과의 사이에 직렬접속된 제 1, 제 2, 제 3 및 제 4 트랜지스터(65, 66, 67, 68), 및 상기 출력노드(55)와 상기 신호 공급라인과의 사이에 직렬접속된 제 5, 제 6, 제 7 및 제 8 트랜지스터(2, 3, 4, 5)를 포함하고, 상기 제 1 및 제 6 트랜지스터(65, 3)는 상기 제 1 플립플롭(FF1)이 세트되는 것에 따라서 도통하고, 상기 제 2 및 제 5 트랜지스터(66, 2)는 상기 제 3 플립플롭(FF4)이 세트되는 것에 따라서 도통하고, 상기 제 3 및 제 8 트랜지스터(67, 5)는 상기 제 2 플립플롭(FF2)이 세트되는 것에 따라서 도통하고, 상기 제 4 및 제 7 트랜지스터(68, 7)는 상기 제 4 플립플롭(FF3)이 세트되는 것에 따라서 도통하는 것을 특징으로 하는 위상 비교기.
  3. 제2항에 있어서, 상기 제 2 트랜지스터(66)와 상기 제 3 트랜지스터(67)의 접속노드와, 상기 제 6 트랜지스터(3)와 상기 제 7 트랜지스터(4)의 접속노드가 서로 접속되어 있는 것을 특징으로 하는 위상 비교기.
KR1019950034906A 1994-10-14 1995-10-11 위상 비교기 KR100254824B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-249310 1994-10-14
JP24931094A JP3424990B2 (ja) 1994-10-14 1994-10-14 位相比較器

Publications (2)

Publication Number Publication Date
KR960016152A KR960016152A (ko) 1996-05-22
KR100254824B1 true KR100254824B1 (ko) 2000-05-01

Family

ID=17191092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034906A KR100254824B1 (ko) 1994-10-14 1995-10-11 위상 비교기

Country Status (5)

Country Link
US (1) US5783950A (ko)
JP (1) JP3424990B2 (ko)
KR (1) KR100254824B1 (ko)
DE (1) DE19524360C1 (ko)
TW (1) TW251397B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390269B1 (ko) * 2001-03-14 2003-07-04 주식회사 케이이씨 위상 주파수 검출기
TW200727583A (en) * 2006-01-05 2007-07-16 Realtek Semiconductor Corp Logic circuit
KR100719693B1 (ko) * 2006-02-15 2007-05-17 주식회사 하이닉스반도체 Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3610954A (en) * 1970-11-12 1971-10-05 Motorola Inc Phase comparator using logic gates
US3986041A (en) * 1974-12-20 1976-10-12 International Business Machines Corporation CMOS digital circuits with resistive shunt feedback amplifier
JPH02309815A (ja) * 1989-05-25 1990-12-25 Nec Corp 多入力ｃｍｏｓゲート回路
JP2879763B2 (ja) * 1989-06-27 1999-04-05 ソニー株式会社 Ｐｌｌのチャージポンプ回路
JPH03129921A (ja) * 1989-10-16 1991-06-03 Hitachi Ltd 半導体集積回路装置
US5274277A (en) * 1992-09-01 1993-12-28 Intel Corporation High speed "OR" circuit configuration
JPH06224739A (ja) * 1993-01-25 1994-08-12 Olympus Optical Co Ltd ゲート回路

Also Published As

Publication number Publication date
JP3424990B2 (ja) 2003-07-07
US5783950A (en) 1998-07-21
TW251397B (en) 1995-07-11
DE19524360C1 (de) 1996-06-27
JPH08116253A (ja) 1996-05-07
KR960016152A (ko) 1996-05-22

Similar Documents

Publication Publication Date Title
KR940005934B1 (ko) 위상차 검출회로
KR940001724B1 (ko) 위상동기회로
US5426384A (en) Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same
JP3465905B2 (ja) 高速及び高精度の位相ロックループ
US7176763B2 (en) Phase-locked loop integrated circuits having fast phase locking characteristics
US5359727A (en) Clock generator using PLL and information processing system using the clock generator
US7193907B2 (en) Semiconductor integrated circuit having a power-on reset circuit in a semiconductor memory device
US6066988A (en) Phase locked loop circuit with high stability having a reset signal generating circuit
US5376848A (en) Delay matching circuit
JPH07202690A (ja) クロック信号発生回路
US4594563A (en) Signal comparison circuit and phase-locked-loop using same
US4771249A (en) Phase locked loop having a filter with controlled variable bandwidth
US5592110A (en) Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal
US6157691A (en) Fully integrated phase-locked loop with resistor-less loop filer
JP3779713B2 (ja) 半導体集積回路
KR100293769B1 (ko) 전하 펌핑 회로 및 pll 주파수 합성기
US5341113A (en) Voltage controlled oscillator having a 50% duty cycle
KR20120012386A (ko) 락 검출 회로 및 이를 포함하는 위상 동기 루프
KR100430618B1 (ko) 피엘엘 회로
KR100254824B1 (ko) 위상 비교기
US5969548A (en) Frequency divider with low power consumption
US7622959B2 (en) Phase comparator and semiconductor device with phase comparator
KR100301241B1 (ko) 위상동기루프
JP3080389B2 (ja) クロツク発生回路及び本回路を用いた情報処理装置
KR100336760B1 (ko) 위상 주파수 검출기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 19990219

Effective date: 19991029

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee