JP2879763B2 - Ｐｌｌのチャージポンプ回路 - Google Patents
Ｐｌｌのチャージポンプ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPLLのチャージポンプ回路に関する。
この発明は、PLLのチャージポンプ回路において、こ
れを定電流回路と、スイッチ回路とにより構成してルー
プフィルタの入力信号を形成することにより、特性を改
善したものである。
れを定電流回路と、スイッチ回路とにより構成してルー
プフィルタの入力信号を形成することにより、特性を改
善したものである。
デジタル位相比較回路を使用したPLLは、例えば第３
図のように構成される。
図のように構成される。
すなわち、基準発振回路（１）からの発振信号が分周
回路（２）に供給されて基準の周波数、例えば25kHzの
周波数に分周され、この分周信号Ｒが、デジタル位相比
較回路（４）の入力端子Ｒに供給されるとともに、VCO
（７）の発振信号が可変分周回路（３）に供給されて1/
Nの周波数に分周され、その分周信号Ｖが比較回路
（４）の入力端子Ｖに供給される。
回路（２）に供給されて基準の周波数、例えば25kHzの
周波数に分周され、この分周信号Ｒが、デジタル位相比
較回路（４）の入力端子Ｒに供給されるとともに、VCO
（７）の発振信号が可変分周回路（３）に供給されて1/
Nの周波数に分周され、その分周信号Ｖが比較回路
（４）の入力端子Ｖに供給される。
この場合、比較回路（４）は、例えば第４図に示すよ
うに９個のナンド回路により構成されるもので、信号R,
Vの位相差に対応して第５図に示すような信号U,Dが出力
される。すなわち、同図の左側に示すように、信号Ｒに
対して信号Ｖの位相が遅れている場合には、信号Ｕは、
信号Ｒの立ち下がり時点から信号Ｖの立ち上がり時点ま
での期間は“0"レベルになるとともに、残る期間は“1"
レベルとなり、信号Ｄは常に“1"レベルとなる。また、
信号Ｒに対して信号Ｖの位相が進んでいる場合には、同
図の右側に示すように、信号ＵとＤとの関係が逆にな
る。
うに９個のナンド回路により構成されるもので、信号R,
Vの位相差に対応して第５図に示すような信号U,Dが出力
される。すなわち、同図の左側に示すように、信号Ｒに
対して信号Ｖの位相が遅れている場合には、信号Ｕは、
信号Ｒの立ち下がり時点から信号Ｖの立ち上がり時点ま
での期間は“0"レベルになるとともに、残る期間は“1"
レベルとなり、信号Ｄは常に“1"レベルとなる。また、
信号Ｒに対して信号Ｖの位相が進んでいる場合には、同
図の右側に示すように、信号ＵとＤとの関係が逆にな
る。
そして、このような信号U,Dが、チャージポンプ回路
（５）を通じてループフィルタ（積分回路）（６）に供
給される。
（５）を通じてループフィルタ（積分回路）（６）に供
給される。
この場合、チャージポンプ回路（５）は、例えば第６
図に示すように、FET（Qa,Qb）とインバータQcとにより
構成され、フィルタ（６）も例えば同図に示すように、
オペアンプQdと、素子Ca,Cb,Ra,Rbとによりミラー積分
回路の構成とされる。
図に示すように、FET（Qa,Qb）とインバータQcとにより
構成され、フィルタ（６）も例えば同図に示すように、
オペアンプQdと、素子Ca,Cb,Ra,Rbとによりミラー積分
回路の構成とされる。
したがって、Ｕ＝“0"、かつ、Ｄ＝“1"の期間には、
FET（Qa）がオン、FET（Qb）がオフとなって電源電圧＋
VDDによりフィルタ（６）の充電が行われ、Ｕ＝“1"、
かつ、Ｄ＝“0"の期間には、FET（Qa）がオフ、FET（Q
b）がオンとなってフィルタ（６）の放電が行われる。
また、Ｕ＝“1"、かつ、Ｄ＝“1"の期間には、FET（Qa,
Qb）がともにオフになってフィルタ（６）の充放電は行
われない。したがって、フィルタ（６）からは、信号Ｒ
とＶとの位相差に対応したレベルの直流電圧が得られ
る。
FET（Qa）がオン、FET（Qb）がオフとなって電源電圧＋
VDDによりフィルタ（６）の充電が行われ、Ｕ＝“1"、
かつ、Ｄ＝“0"の期間には、FET（Qa）がオフ、FET（Q
b）がオンとなってフィルタ（６）の放電が行われる。
また、Ｕ＝“1"、かつ、Ｄ＝“1"の期間には、FET（Qa,
Qb）がともにオフになってフィルタ（６）の充放電は行
われない。したがって、フィルタ（６）からは、信号Ｒ
とＶとの位相差に対応したレベルの直流電圧が得られ
る。
そして、このフィルタ（６）の出力電圧がVCO（７）
に制御信号として供給されるので、定常時には、VCO
（７）の発振周波数は、信号ＲのＮ倍の周波数となる。
に制御信号として供給されるので、定常時には、VCO
（７）の発振周波数は、信号ＲのＮ倍の周波数となる。
なお、鎖線で囲った回路（２）〜（５）１チップIC化
される。
される。
文献：「PLL活用ガイド」誠文堂新光社発行 特開昭51−139758号公報 〔発明が解決しようとする課題〕 ところで、上述の比較回路（４）が理想的に構成され
ていれば、信号ＲとＶとが同相のときには、常にＵ＝
“1"、Ｄ＝“1"であるが、実際の比較回路（４）におい
ては、この比較回路（４）を構成しているナンド回路及
びその構成素子の動作遅れのため、信号ＲとＶとが同相
であっても、第７図Ａに示すように、信号R,Vの立ち下
がり時点から無視できない程度の期間にわたってＵ＝
“0"、Ｄ＝“0"となってしまう。
ていれば、信号ＲとＶとが同相のときには、常にＵ＝
“1"、Ｄ＝“1"であるが、実際の比較回路（４）におい
ては、この比較回路（４）を構成しているナンド回路及
びその構成素子の動作遅れのため、信号ＲとＶとが同相
であっても、第７図Ａに示すように、信号R,Vの立ち下
がり時点から無視できない程度の期間にわたってＵ＝
“0"、Ｄ＝“0"となってしまう。
そして、このようにＵ＝“0"、Ｄ＝“0"の期間がある
と、同図Ａに破線で示すように、信号Ｖが同相の状態か
ら少しでも遅れると、信号U,Dは、いきなり第５図の左
側と同様の状態になり、あるいは少しでも進と、同図の
右側と同様の状態となってしまう。この結果、信号Ｒと
Ｖとの位相差Δθと、充放電期間との関係は、第８図の
折れ線Ａのようになり、不定区間を生じてしまう。
と、同図Ａに破線で示すように、信号Ｖが同相の状態か
ら少しでも遅れると、信号U,Dは、いきなり第５図の左
側と同様の状態になり、あるいは少しでも進と、同図の
右側と同様の状態となってしまう。この結果、信号Ｒと
Ｖとの位相差Δθと、充放電期間との関係は、第８図の
折れ線Ａのようになり、不定区間を生じてしまう。
そこで、比較回路（４）を構成しているナンド回路や
その構成素子の各動作遅れ時間の組み合わせを変えて信
号ＲとＶとが同相のときにはと、確実にＵ＝“1"、か
つ、Ｄ＝“1"になるようにすると、第７図Ｂに示すよう
に、信号Ｒに対して信号Ｖが多少遅れても（実線図
示）、あるいは多少進んでも（破線図示）、信号U,Dは
“1"の状態を保持してしまう。したがって、この場合に
は、第８図に折れ線Ｂとして示すように、位相差Δθに
対して不感区間を生じてしまう。
その構成素子の各動作遅れ時間の組み合わせを変えて信
号ＲとＶとが同相のときにはと、確実にＵ＝“1"、か
つ、Ｄ＝“1"になるようにすると、第７図Ｂに示すよう
に、信号Ｒに対して信号Ｖが多少遅れても（実線図
示）、あるいは多少進んでも（破線図示）、信号U,Dは
“1"の状態を保持してしまう。したがって、この場合に
は、第８図に折れ線Ｂとして示すように、位相差Δθに
対して不感区間を生じてしまう。
そして、比較回路（４）及びチャージポンプ回路
（５）が、これらを折れ線A,Bのような特性のときに
は、PLLの自然周波数ωｎやダンピング係数ξが、ロッ
ク時とアンロック時とで変化するので、最適化ができな
くなり、VCO（７）の発振周波数の純度が悪くなってし
まう。したがって、受信機の局部発振信号として使用し
たときには、C/Nが悪化してしまう。また、PLLをFM変調
回路として使用したときには、変調に歪みを生じてしま
う。
（５）が、これらを折れ線A,Bのような特性のときに
は、PLLの自然周波数ωｎやダンピング係数ξが、ロッ
ク時とアンロック時とで変化するので、最適化ができな
くなり、VCO（７）の発振周波数の純度が悪くなってし
まう。したがって、受信機の局部発振信号として使用し
たときには、C/Nが悪化してしまう。また、PLLをFM変調
回路として使用したときには、変調に歪みを生じてしま
う。
さらに、ループゲインは、抵抗器Ra,Rbの値の比で調
整できるが、抵抗器Ra,Rbの値を変えると、フィルタ
（６）のカットオフ周波数が変化してしまうので、ルー
プゲインと、ループフィルタ（２）のカットオフ周波数
とを独立に設定することが困難である。
整できるが、抵抗器Ra,Rbの値を変えると、フィルタ
（６）のカットオフ周波数が変化してしまうので、ルー
プゲインと、ループフィルタ（２）のカットオフ周波数
とを独立に設定することが困難である。
また、フィルタ（６）のためにオペアンプQdを必要と
し、スペース的にも不利であるととに、コストアップと
もなってしまう。
し、スペース的にも不利であるととに、コストアップと
もなってしまう。
この発明は、このような問題点を解決しようとするも
のである。
のである。
第１のこの発明は、第１及び第２の信号が供給され、
その第１及び第２の信号の位相差に応じた第１及び第２
の出力信号を出力する位相比較回路と、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す第１のカレントミラー回路
と、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、コ
ンデンサを含むループフィルタと、第１のFETのゲート
に接続され、第１のカレントミラー回路の第１の定電流
を可変して、PLLのループゲインを可変するループゲイ
ン可変手段と、位相比較回路からの第１の出力信号によ
ってオンオフが制御され、第１のカレントミラー回路か
ら上記ループフィルタのコンデンサへの第１の定電流の
充電を行うか否かを制御する、第３のFETと直列接続さ
れたスイッチング用の一の導電型の第４のFETと、位相
比較回路からの第２の出力信号によってオンオフが制御
され、ループフィルタのコンデンサから第２のカレント
ミラー回路への第２の定電流の放電を行うか否かを制御
する、第６のFETと直列接続されたスイッチング用の他
の導電型の第５のFETとを有する、PLLのチャージポンプ
回路である。
その第１及び第２の信号の位相差に応じた第１及び第２
の出力信号を出力する位相比較回路と、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す第１のカレントミラー回路
と、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、コ
ンデンサを含むループフィルタと、第１のFETのゲート
に接続され、第１のカレントミラー回路の第１の定電流
を可変して、PLLのループゲインを可変するループゲイ
ン可変手段と、位相比較回路からの第１の出力信号によ
ってオンオフが制御され、第１のカレントミラー回路か
ら上記ループフィルタのコンデンサへの第１の定電流の
充電を行うか否かを制御する、第３のFETと直列接続さ
れたスイッチング用の一の導電型の第４のFETと、位相
比較回路からの第２の出力信号によってオンオフが制御
され、ループフィルタのコンデンサから第２のカレント
ミラー回路への第２の定電流の放電を行うか否かを制御
する、第６のFETと直列接続されたスイッチング用の他
の導電型の第５のFETとを有する、PLLのチャージポンプ
回路である。
第２のこの発明は、第１及び第２の信号が供給され、
その第１及び第２の信号の位相差に応じた第１及び第２
の出力信号を出力する位相比較回路と、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す第１のカレントミラー回路
と、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、コ
ンデンサを含むループフィルタと、第１のFETのゲート
に接続され、第１のカレントミラー回路の第１の定電流
を可変して、PLLのループゲインを可変するループゲイ
ン可変手段と、位相比較回路からの第１の出力信号によ
ってオンオフが制御され、第１のカレントミラー回路か
らループフィルタのコンデンサへの第１の定電流の充電
を行うか否かを制御する、第３のFETと並列接続された
スイッチング用の一の導電型の第４のFETと、位相比較
回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６のFETと並列接続されたスイッチング用の他の
導電型の第５のFETとを有する、PLLのチャージポンプ回
路である。
その第１及び第２の信号の位相差に応じた第１及び第２
の出力信号を出力する位相比較回路と、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す第１のカレントミラー回路
と、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、コ
ンデンサを含むループフィルタと、第１のFETのゲート
に接続され、第１のカレントミラー回路の第１の定電流
を可変して、PLLのループゲインを可変するループゲイ
ン可変手段と、位相比較回路からの第１の出力信号によ
ってオンオフが制御され、第１のカレントミラー回路か
らループフィルタのコンデンサへの第１の定電流の充電
を行うか否かを制御する、第３のFETと並列接続された
スイッチング用の一の導電型の第４のFETと、位相比較
回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６のFETと並列接続されたスイッチング用の他の
導電型の第５のFETとを有する、PLLのチャージポンプ回
路である。
第１のこの発明によれば、位相比較回路に第１及び第
２の信号が供給され、その位相比較回路から、その第１
及び第２の信号の位相差に応じた第１及び第２の出力信
号が出力される。第１のカレントミラー回路は、共に一
の導電型の第１、第２及び第３のFETから構成され、そ
の第１、第２及び第３のFETの内、その第１のFETのみが
ダイオードとなるようにそのゲート及び一方の出力電極
が接続されてなり、定電流を吐き出す。第２のカレント
ミラー回路は、共に他の導電型の第６及び第７のFETか
ら構成され、その第６及び第７のFETの内、第７のFETが
ダイオードとなるようにそのゲート及び一方の出力電極
が接続され、且つ、第７のFETが第２のFETと直列接続さ
れてなり、定電流を吸い込む。ループゲイン可変手段
は、第１のFETのゲートに接続され、第１のカレントミ
ラー回路の第１の定電流を可変して、PLLのループゲイ
ンを可変する。スイッチング用の一の導電型の第４のFE
Tは、第３のFETと直列接続され、位相比較回路からの第
１の出力信号によってオンオフが制御され、第１のカレ
ントミラー回路からループフィルタのコンデンサへの第
１の定電流の充電を行うか否かを制御する。スイッチン
グ用の他の導電型の第５のFETは、第６のFETと直列接続
され、位相比較回路からの第２の出力信号によってオン
オフが制御され、ループフィルタのコンデンサから第２
のカレントミラー回路への第２の定電流の放電を行うか
否かを制御する。
２の信号が供給され、その位相比較回路から、その第１
及び第２の信号の位相差に応じた第１及び第２の出力信
号が出力される。第１のカレントミラー回路は、共に一
の導電型の第１、第２及び第３のFETから構成され、そ
の第１、第２及び第３のFETの内、その第１のFETのみが
ダイオードとなるようにそのゲート及び一方の出力電極
が接続されてなり、定電流を吐き出す。第２のカレント
ミラー回路は、共に他の導電型の第６及び第７のFETか
ら構成され、その第６及び第７のFETの内、第７のFETが
ダイオードとなるようにそのゲート及び一方の出力電極
が接続され、且つ、第７のFETが第２のFETと直列接続さ
れてなり、定電流を吸い込む。ループゲイン可変手段
は、第１のFETのゲートに接続され、第１のカレントミ
ラー回路の第１の定電流を可変して、PLLのループゲイ
ンを可変する。スイッチング用の一の導電型の第４のFE
Tは、第３のFETと直列接続され、位相比較回路からの第
１の出力信号によってオンオフが制御され、第１のカレ
ントミラー回路からループフィルタのコンデンサへの第
１の定電流の充電を行うか否かを制御する。スイッチン
グ用の他の導電型の第５のFETは、第６のFETと直列接続
され、位相比較回路からの第２の出力信号によってオン
オフが制御され、ループフィルタのコンデンサから第２
のカレントミラー回路への第２の定電流の放電を行うか
否かを制御する。
第２のこの発明によれば、位相比較回路に第１及び第
２の信号が供給され、位相比較回路は、その第１及び第
２の信号の位相差に応じた第１及び第２の出力信号を出
力する。第１のカレントミラー回路は、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す。第２のカレントミラー回
路は、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む。ループゲイン可変手段は、第１
のFETのゲートに接続され、第１のカレントミラー回路
の第１の定電流を可変して、PLLのループゲインを可変
する。スイッチング用の一の導電型の第４のFETは、第
３のFETと並列接続され、位相比較回路からの第１の出
力信号によってオンオフが制御され、第１のカレントミ
ラー回路からループフィルタのコンデンサへの第１の定
電流の充電を行うか否かを制御する。スイッチング用の
他の導電型の第５のFETは、第６のFETと並列接続され、
位相比較回路からの第２の出力信号によってオンオフが
制御され、ループフィルタのコンデンサから第２のカレ
ントミラー回路への第２の定電流の放電を行うか否かを
制御する。
２の信号が供給され、位相比較回路は、その第１及び第
２の信号の位相差に応じた第１及び第２の出力信号を出
力する。第１のカレントミラー回路は、共に一の導電型
の第１、第２及び第３のFETから構成され、その第１、
第２及び第３のFETの内、その第１のFETのみがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れてなり、定電流を吐き出す。第２のカレントミラー回
路は、共に他の導電型の第６及び第７のFETから構成さ
れ、その第６及び第７のFETの内、第７のFETがダイオー
ドとなるようにそのゲート及び一方の出力電極が接続さ
れ、且つ、第７のFETが第２のFETと直列接続されてな
り、定電流を吸い込む。ループゲイン可変手段は、第１
のFETのゲートに接続され、第１のカレントミラー回路
の第１の定電流を可変して、PLLのループゲインを可変
する。スイッチング用の一の導電型の第４のFETは、第
３のFETと並列接続され、位相比較回路からの第１の出
力信号によってオンオフが制御され、第１のカレントミ
ラー回路からループフィルタのコンデンサへの第１の定
電流の充電を行うか否かを制御する。スイッチング用の
他の導電型の第５のFETは、第６のFETと並列接続され、
位相比較回路からの第２の出力信号によってオンオフが
制御され、ループフィルタのコンデンサから第２のカレ
ントミラー回路への第２の定電流の放電を行うか否かを
制御する。
第１図において、電源端子T3と出力端子T2との間に、
ＰチャンネルのFET（Q3，Q4）のソース・ドレイン間が
直列接続され、端子T2と接地との間に、Ｎチャンネルの
FET（Q5，Q6）のドレイン・ソース間が直列接続され
る。おな、FET（Q3）は吐き出し型の定電流源用、FET
（Q6）は吸い込み型の定電流源用、FET（Q4，Q5）はス
イッチング用である。
ＰチャンネルのFET（Q3，Q4）のソース・ドレイン間が
直列接続され、端子T2と接地との間に、Ｎチャンネルの
FET（Q5，Q6）のドレイン・ソース間が直列接続され
る。おな、FET（Q3）は吐き出し型の定電流源用、FET
（Q6）は吸い込み型の定電流源用、FET（Q4，Q5）はス
イッチング用である。
そして、FET（Q3）は、端子T3を基準電位点として、F
ET（Q1，Q2）とともにカレントミラー回路（11）を構成
しているものであり、FET（Q1）が入力側、FET（Q2，
Q3）が出力側とされるとともに、FET（Q1）のドレイン
が制御端子T1に接続される。
ET（Q1，Q2）とともにカレントミラー回路（11）を構成
しているものであり、FET（Q1）が入力側、FET（Q2，
Q3）が出力側とされるとともに、FET（Q1）のドレイン
が制御端子T1に接続される。
また、FET（Q6）は、接地を基準電位点として、FET
（Q7）とともにカレントミラー回路（12）を構成してい
るのものであり、FET（Q7）が入力側、FET（Q6）が出力
側とされるとともに、FET（Q7）のドレインがFET（Q2）
のドレインに接続される。
（Q7）とともにカレントミラー回路（12）を構成してい
るのものであり、FET（Q7）が入力側、FET（Q6）が出力
側とされるとともに、FET（Q7）のドレインがFET（Q2）
のドレインに接続される。
以上によりチャージポンプ回路（５）が構成される。
そして、デジタル位相比較回路（４）の出力端子Ｕが
FET（Q4）のゲートに接続され、比較回路（４）の出力
端子Ｄが、インバータQ8を通じてFET（Q5）のゲートに
接続される。
FET（Q4）のゲートに接続され、比較回路（４）の出力
端子Ｄが、インバータQ8を通じてFET（Q5）のゲートに
接続される。
なお、比較回路（４）は，入力信号R,Vに対して第７
図Ａに示すように信号U,Dを出力し、したがって、第８
図の折れ線Ａの特性を有するものとされる。また、これ
ら回路（４），（５）は、鎖線で示すように、分周回路
（２），（３）とともに、一体にIC化される。
図Ａに示すように信号U,Dを出力し、したがって、第８
図の折れ線Ａの特性を有するものとされる。また、これ
ら回路（４），（５）は、鎖線で示すように、分周回路
（２），（３）とともに、一体にIC化される。
そして、端子T1と接地との間に、抵抗器R2が接続され
るとともに、抵抗器R1と、トランジスタQ9のコレクタ・
エミッタ間とが直列接続される。
るとともに、抵抗器R1と、トランジスタQ9のコレクタ・
エミッタ間とが直列接続される。
また、端子T2と接地との間に、コンデンサC1が接続さ
れるとともに、抵抗器R3とコンデンサC2とが直列に接続
されてループフィルタ（６）が構成され、このフィルタ
（６）から得られる電圧E6が、VCO（７）にその制御電
圧として供給される。
れるとともに、抵抗器R3とコンデンサC2とが直列に接続
されてループフィルタ（６）が構成され、このフィルタ
（６）から得られる電圧E6が、VCO（７）にその制御電
圧として供給される。
このような構成において、トランジスタQ9がオフの場
合には、FET（Q1）には抵抗器R2により決まる大きさの
電流i1が流れ、FET（Q3）のドレインには、電流i1に等
しい大きさの定電流i3が流れようとする。
合には、FET（Q1）には抵抗器R2により決まる大きさの
電流i1が流れ、FET（Q3）のドレインには、電流i1に等
しい大きさの定電流i3が流れようとする。
また、FET（Q2）によりFET（Q7）のドレインにも、電
流i1に等しい大きさの定電流が流れ、これによりFET（Q
6）のドレインにも、電流i1に等しい大きさの定電流i6
が流れようとする。
流i1に等しい大きさの定電流が流れ、これによりFET（Q
6）のドレインにも、電流i1に等しい大きさの定電流i6
が流れようとする。
したがって、信号Ｒに対して信号Ｖの位相が遅れてい
てＵ＝“0"、かつ、Ｄ＝“1"の期間には、FET（Q4）が
オン、FET（Q5）がオフとなるので、電流i3がコンデン
サC1，C2に充電されてフィルタ（６）の出力電圧E6は上
昇し、これによりVCO（７）の発振位相（発振周波数）
は進む。なお、このとき、コンデンサC1，C2は定電流i3
により充電されるので、電圧E6はリニアに上昇してい
く。
てＵ＝“0"、かつ、Ｄ＝“1"の期間には、FET（Q4）が
オン、FET（Q5）がオフとなるので、電流i3がコンデン
サC1，C2に充電されてフィルタ（６）の出力電圧E6は上
昇し、これによりVCO（７）の発振位相（発振周波数）
は進む。なお、このとき、コンデンサC1，C2は定電流i3
により充電されるので、電圧E6はリニアに上昇してい
く。
また、信号Ｒに対して信号Ｖの位相が進んでいてＵ＝
“1"、かつ、Ｖ＝“0"の期間には、FET（Q4）がオフ、F
ET（Q5）がオンとなるので、電流i6がコンデンサC1，C2
から放電されてフィルタ（６）の出力電圧E6は下降し、
これによりVCO（７）の発振位相は遅れる。
“1"、かつ、Ｖ＝“0"の期間には、FET（Q4）がオフ、F
ET（Q5）がオンとなるので、電流i6がコンデンサC1，C2
から放電されてフィルタ（６）の出力電圧E6は下降し、
これによりVCO（７）の発振位相は遅れる。
さらに、信号ＲとＶとが同相でＵ＝“1"、かつ、Ｄ＝
“1"の期間には、FET（Q4，Q5）がともにオフになるの
で、コンデンサC1，C2に対する電流i3，i6の放充電は行
われず、したがって、電圧E6を一定値を保ち、VCO
（７）の発振位相も変化しない。
“1"の期間には、FET（Q4，Q5）がともにオフになるの
で、コンデンサC1，C2に対する電流i3，i6の放充電は行
われず、したがって、電圧E6を一定値を保ち、VCO
（７）の発振位相も変化しない。
また、信号ＲとＶとが同相であっても第７図Ａに示す
ように、信号R,Vの立ち下がり時点から少しの期間は、
Ｕ＝“0"、Ｖ＝“0"となるが、このとき、i3＝i1＝i6な
ので、コンデンサC1，C2に対する充放電は行われず、や
はり電圧E6は一定値を保ち、VCO（７）の発振位相は変
化しない。
ように、信号R,Vの立ち下がり時点から少しの期間は、
Ｕ＝“0"、Ｖ＝“0"となるが、このとき、i3＝i1＝i6な
ので、コンデンサC1，C2に対する充放電は行われず、や
はり電圧E6は一定値を保ち、VCO（７）の発振位相は変
化しない。
こうして、このチャージポンプ回路（５）において
は、出力信号が定電流（i3−i6）の状態で得られるとと
もに、この定電流出力（i3−i6）が得られる期間は、信
号ＲとＶとの位相差Δθに対してリニアに変化している
ことになる。
は、出力信号が定電流（i3−i6）の状態で得られるとと
もに、この定電流出力（i3−i6）が得られる期間は、信
号ＲとＶとの位相差Δθに対してリニアに変化している
ことになる。
したがって、ループフィルタ（６）からの電圧E6のレ
ベルは、信号ＲとＶとの位相差Δθに対応してリニアに
変化することになる。
ベルは、信号ＲとＶとの位相差Δθに対応してリニアに
変化することになる。
また、トランジスタQ9がオンの場合には、FET（Q1）
に流れる電流i1は、、抵抗器R1に対応して大きくなるの
で、電流i3，i6も対応して大きくなり、したがって、電
流i3，i6の充放電により電圧E6が変化するとき、その変
化量はトランジスタQ9がオフの場合よりも大きくなるの
で、PLLのループゲインが大きくなる。
に流れる電流i1は、、抵抗器R1に対応して大きくなるの
で、電流i3，i6も対応して大きくなり、したがって、電
流i3，i6の充放電により電圧E6が変化するとき、その変
化量はトランジスタQ9がオフの場合よりも大きくなるの
で、PLLのループゲインが大きくなる。
こうして、この発明によれば、ループフィルタ（６）
を定電流で充電するFET（Q3）と、定電流で放電するFET
（Q6）とを設けるとともに、これらFET（Q3，Q6）の充
放電を、スイッチング用のFET（Q4，Q5）を通じて位相
比較出力U,Dにより制御しているので、フィルタ（６）
からは信号ＲとＶとの位相差Δθにリニアに比例した電
圧E6を得ることができる。
を定電流で充電するFET（Q3）と、定電流で放電するFET
（Q6）とを設けるとともに、これらFET（Q3，Q6）の充
放電を、スイッチング用のFET（Q4，Q5）を通じて位相
比較出力U,Dにより制御しているので、フィルタ（６）
からは信号ＲとＶとの位相差Δθにリニアに比例した電
圧E6を得ることができる。
また、例えばトランジスタQ9をオン・オフさせて端子
T1を流れる電流i1の大きさを変更することにより、PLL
のループゲインを調整することができる。したがって、
このループゲインを制御することにより、PLLのロック
アップタイムを短くすることができる。
T1を流れる電流i1の大きさを変更することにより、PLL
のループゲインを調整することができる。したがって、
このループゲインを制御することにより、PLLのロック
アップタイムを短くすることができる。
しかも、このとき、ループフィルタ（６）のカットオ
フ周波数は、素子C1，C2，R3だけで決まり、ループゲイ
ンの影響を受けたり、ルーメゲインに影響を与えること
がない。
フ周波数は、素子C1，C2，R3だけで決まり、ループゲイ
ンの影響を受けたり、ルーメゲインに影響を与えること
がない。
第２図に示す例においては、FET（Q3，Q6）に対し
て、FET（Q4，Q5）を並列関係に接続し、FET（Q3，Q6）
に流れる電流i3，i6をFET（Q4，Q5）にバイパスするこ
とにより、信号ＲとＶとの位相差Δθに対応した定電流
出力（i3−i6）を得るようにした場合である。
て、FET（Q4，Q5）を並列関係に接続し、FET（Q3，Q6）
に流れる電流i3，i6をFET（Q4，Q5）にバイパスするこ
とにより、信号ＲとＶとの位相差Δθに対応した定電流
出力（i3−i6）を得るようにした場合である。
この発明によれば、ループフィルタ（６）を定電流で
充電するFET（Q3）と、定電流で放電するFET（Q6）とを
設けるとともに、これらFET（Q3，Q6）の充放電を、ス
イッチング用のFET（Q4，Q5）を通じて位相比較出力U,D
により制御しているので、フィルタ（６）からは信号Ｒ
とＶとの位相差Δθにリニアに比例した電圧E6を得るこ
とができる。
充電するFET（Q3）と、定電流で放電するFET（Q6）とを
設けるとともに、これらFET（Q3，Q6）の充放電を、ス
イッチング用のFET（Q4，Q5）を通じて位相比較出力U,D
により制御しているので、フィルタ（６）からは信号Ｒ
とＶとの位相差Δθにリニアに比例した電圧E6を得るこ
とができる。
また、例えばトランジスタQ9をオン・オフさせて端子
T1を流れる電流i1の大きさを変更することにより、PLL
のループゲインを調整することができる。したがって、
このループゲインを制御することにより、PLLのロック
アップタイムを短くすることができる。
T1を流れる電流i1の大きさを変更することにより、PLL
のループゲインを調整することができる。したがって、
このループゲインを制御することにより、PLLのロック
アップタイムを短くすることができる。
しかも、このとき、ループフィルタ（６）のカットオ
フ周波数は、素子C1，C2，R3だけで決まり、ループゲイ
ンの影響を受けたり、ループゲインに影響を与えること
がない。
フ周波数は、素子C1，C2，R3だけで決まり、ループゲイ
ンの影響を受けたり、ループゲインに影響を与えること
がない。
〔発明の効果〕 第１のこの発明によれば、第１及び第２の信号が供給
され、その第１及び第２の信号の位相差に応じた第１及
び第２の出力信号を出力する位相比較回路と、共に一の
導電型の第１、第２及び第３のFETから構成され、その
第１、第２及び第３のFETの内、その第１のFETのみがダ
イオードとなるようにそのゲート及び一方の出力電極が
接続されてなり、定電流を吐き出す第１のカレントミラ
ー回路と、共に他の導電型の第６及び第７のFETから構
成され、その第６及び第７のFETの内、第７のFETがダイ
オードとなるようにそのゲート及び一方の出力電極が接
続され、且つ、第７のFETが第２のFETと直列接続されて
なり、定電流を吸い込む第２のカレントミラー回路と、
コンデンサを含むループフィルタと、第１のFETのゲー
トに接続され、第１のカレントミラー回路の第１の定電
流を可変して、PLLのループゲインを可変するループゲ
イン可変手段と、位相比較回路からの第１の出力信号に
よってオンオフが制御され、第１のカレントミラー回路
からループフィルタのコンデンサへの第１の定電流の充
電を行うか否かを制御する、第３のFETと直列接続され
たスイッチング用の一の導電型の第４のFETと、位相比
較回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６のFETと直列接続されたスイッチング用の他の
導電型の第５のFETとを有するので、コンデンサを含む
ループフィルタのそのコンデンサから、第１及び第２の
信号の位相差にリニアに比例した電圧を得ることがで
き、PLLのループゲインを制御して、そのロックアップ
タイムを短くすることのできるPLLのチャージポンプ回
路を得ることができる。
され、その第１及び第２の信号の位相差に応じた第１及
び第２の出力信号を出力する位相比較回路と、共に一の
導電型の第１、第２及び第３のFETから構成され、その
第１、第２及び第３のFETの内、その第１のFETのみがダ
イオードとなるようにそのゲート及び一方の出力電極が
接続されてなり、定電流を吐き出す第１のカレントミラ
ー回路と、共に他の導電型の第６及び第７のFETから構
成され、その第６及び第７のFETの内、第７のFETがダイ
オードとなるようにそのゲート及び一方の出力電極が接
続され、且つ、第７のFETが第２のFETと直列接続されて
なり、定電流を吸い込む第２のカレントミラー回路と、
コンデンサを含むループフィルタと、第１のFETのゲー
トに接続され、第１のカレントミラー回路の第１の定電
流を可変して、PLLのループゲインを可変するループゲ
イン可変手段と、位相比較回路からの第１の出力信号に
よってオンオフが制御され、第１のカレントミラー回路
からループフィルタのコンデンサへの第１の定電流の充
電を行うか否かを制御する、第３のFETと直列接続され
たスイッチング用の一の導電型の第４のFETと、位相比
較回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６のFETと直列接続されたスイッチング用の他の
導電型の第５のFETとを有するので、コンデンサを含む
ループフィルタのそのコンデンサから、第１及び第２の
信号の位相差にリニアに比例した電圧を得ることがで
き、PLLのループゲインを制御して、そのロックアップ
タイムを短くすることのできるPLLのチャージポンプ回
路を得ることができる。
第２のこの発明によれば、第１及び第２の信号が供給
され、その第１及び第２の信号の位相差に応じた第１及
び第２の出力信号を出力する位相比較回路と、共に一の
導電型の第１、第２及び第３のFETから構成され、その
第１、第２及び第３のFETの内、その第１のFETのみがダ
イオードとなるようにそのゲート及び一方の出力電極が
接続されてなり、定電流を吐き出す第１のカレントミラ
ー回路と、共に他の導電型の第６及び第７のFETから構
成され、その第６及び第７のFETの内、第７のFETがダイ
オードとなるようにそのゲート及び一方の出力電極が接
続され、且つ、第７のFETが第２のFETと直列接続されて
なり、定電流を吸い込む第２のカレントミラー回路と、
コンデンサを含むループフィルタと、第１のFETのゲー
トに接続され、第１のカレントミラー回路の第１の定電
流を可変して、PLLのループゲインを可変するループゲ
イン可変手段と、位相比較回路からの第１の出力信号に
らってオンオフが制御され、第１のカレントミラー回路
からループフィルタのコンデンサへの第１の定電流の充
電を行うか否かを制御する、第３のFETと並列接続され
たスイッチング用の一の導電型の第４のFETと、位相比
較回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６ののFETと並列接続されたスイッチング用の他
の導電型の第５のFETとを有するので、コンデンサを含
むループフィルタのそのコンデンサから、第１及び第２
の信号の位相差にリニアに比例した電圧を得ることがで
き、PLLのループゲインを制御して、そのロックアップ
タイムを短くすることのできるPLLのチャージポンプ回
路を得ることができる。
され、その第１及び第２の信号の位相差に応じた第１及
び第２の出力信号を出力する位相比較回路と、共に一の
導電型の第１、第２及び第３のFETから構成され、その
第１、第２及び第３のFETの内、その第１のFETのみがダ
イオードとなるようにそのゲート及び一方の出力電極が
接続されてなり、定電流を吐き出す第１のカレントミラ
ー回路と、共に他の導電型の第６及び第７のFETから構
成され、その第６及び第７のFETの内、第７のFETがダイ
オードとなるようにそのゲート及び一方の出力電極が接
続され、且つ、第７のFETが第２のFETと直列接続されて
なり、定電流を吸い込む第２のカレントミラー回路と、
コンデンサを含むループフィルタと、第１のFETのゲー
トに接続され、第１のカレントミラー回路の第１の定電
流を可変して、PLLのループゲインを可変するループゲ
イン可変手段と、位相比較回路からの第１の出力信号に
らってオンオフが制御され、第１のカレントミラー回路
からループフィルタのコンデンサへの第１の定電流の充
電を行うか否かを制御する、第３のFETと並列接続され
たスイッチング用の一の導電型の第４のFETと、位相比
較回路からの第２の出力信号によってオンオフが制御さ
れ、ループフィルタのコンデンサから第２のカレントミ
ラー回路への第２の定電流の放電を行うか否かを制御す
る、第６ののFETと並列接続されたスイッチング用の他
の導電型の第５のFETとを有するので、コンデンサを含
むループフィルタのそのコンデンサから、第１及び第２
の信号の位相差にリニアに比例した電圧を得ることがで
き、PLLのループゲインを制御して、そのロックアップ
タイムを短くすることのできるPLLのチャージポンプ回
路を得ることができる。
第１図、第２図はこの発明の一例の接続図、第３図〜第
８図はその説明のための図である。 （４）はデジタル位相比較回路、（５）はチャージポン
プ回路、（６）はループフィルタ、（７）はVCO、（1
1），（12）はカレントミラー回路である。
８図はその説明のための図である。 （４）はデジタル位相比較回路、（５）はチャージポン
プ回路、（６）はループフィルタ、（７）はVCO、（1
1），（12）はカレントミラー回路である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/08
Claims (2)
- 【請求項１】第１及び第２の信号が供給され、該第１及
び第２の信号の位相差に応じた第１及び第２の出力信号
を出力する位相比較回路と、 共に一の導電型の第１、第２及び第３のFETから構成さ
れ、該第１、第２及び第３のFETの内、該第１のFETのみ
がダイオードとなるようにそのゲート及び一方の出力電
極が接続されてなり、定電流を吐き出す第１のカレント
ミラー回路と、 共に他の導電型の第６及び第７のFETから構成され、該
第６及び第７のFETの内、第７のFETがダイオードとなる
ようにそのゲート及び一方の出力電極が接続され、且
つ、上記第７のFETが上記第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、 コンデンサを含むループフィルタと、 上記第１のFETのゲートに接続され、上記第１のカレン
トミラー回路の第１の定電流を可変して、PLLのループ
ゲインを可変するループゲイン可変手段と、 上記位相比較回路からの第１の出力信号によってオンオ
フが制御され、上記第１のカレントミラー回路から上記
ループフィルタのコンデンサへの上記第１の定電流の充
電を行うか否かを制御する、上記第３のFETと直列接続
されたスイッチング用の一の導電型の第４のFETと、 上記位相比較回路からの第２の出力信号によってオンオ
フが制御され、上記ループフィルタのコンデンサから上
記第２のカレントミラー回路への上記第２の定電流の放
電を行うか否かを制御する、上記第６のFETと直列接続
されたスイッチング用の他の導電型の第５のFETとを有
することを特徴とするPLLのチャージポンプ回路。 - 【請求項２】第１及び第２の信号が供給され、該第１及
び第２の信号の位相差に応じた第１及び第２の出力信号
を出力する位相比較回路と、 共に一の導電型の第１、第２及び第３のFETから構成さ
れ、該第１、第２及び第３のFETの内、該第１のFETのみ
がダイオードとなるようにそのゲート及び一方の出力電
極が接続されてなり、定電流を吐き出す第１のカレント
ミラー回路と、 共に他の導電型の第６及び第７のFETから構成され、該
第６及び第７のFETの内、第７のFETがダイオードとなる
ようにそのゲート及び一方の出力電極が接続され、且
つ、上記第７のFETが上記第２のFETと直列接続されてな
り、定電流を吸い込む第２のカレントミラー回路と、 コンデンサを含むループフィルタと、 上記第１のFETのゲートに接続され、上記第１のカレン
トミラー回路の第１の定電流を可変して、PLLのループ
ゲインを可変するループゲイン可変手段と、 上記位相比較回路からの第１の出力信号によってオンオ
フが制御され、上記第１のカレントミラー回路から上記
ループフィルタのコンデンサへの上記第１の定電流の充
電を行うか否かを制御する、上記第３のFETと並列接続
されたスイッチング用の一の導電型の第４のFETと、 上記位相比較回路からの第２の出力信号によってオンオ
フが制御され、上記ループフィルタコンデンサから上記
第２のカレントミラー回路への上記第２の定電流の放電
を行うか否かを制御する、上記第６のFETと並列接続さ
れたスイッチング用の他の導電型の第５のFETとを有す
ることを特徴とするPLLのチャージポンプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165113A JP2879763B2 (ja) | 1989-06-27 | 1989-06-27 | Ｐｌｌのチャージポンプ回路 |
| US07/538,187 US5068626A (en) | 1989-06-27 | 1990-06-13 | Charge pump circuit |
| CA002019778A CA2019778C (en) | 1989-06-27 | 1990-06-26 | Charge pump circuit |
| EP90112291A EP0405523B1 (en) | 1989-06-27 | 1990-06-27 | Charge pump circuit |
| DE69016850T DE69016850T2 (de) | 1989-06-27 | 1990-06-27 | Lade-Entladeschaltung. |
| US07/723,165 US5153530A (en) | 1989-06-27 | 1991-06-28 | Phase locked loop system having an oscillator providing a phase adjustable output under control of a charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165113A JP2879763B2 (ja) | 1989-06-27 | 1989-06-27 | Ｐｌｌのチャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330517A JPH0330517A (ja) | 1991-02-08 |
| JP2879763B2 true JP2879763B2 (ja) | 1999-04-05 |
Family
ID=15806156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165113A Expired - Fee Related JP2879763B2 (ja) | 1989-06-27 | 1989-06-27 | Ｐｌｌのチャージポンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5068626A (ja) |
| EP (1) | EP0405523B1 (ja) |
| JP (1) | JP2879763B2 (ja) |
| CA (1) | CA2019778C (ja) |
| DE (1) | DE69016850T2 (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2879763B2 (ja) * | 1989-06-27 | 1999-04-05 | ソニー株式会社 | Ｐｌｌのチャージポンプ回路 |
| EP0840457A3 (en) * | 1990-10-22 | 1999-08-25 | NEC Corporation | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US5164889A (en) * | 1991-10-10 | 1992-11-17 | Samsung Semiconductor, Inc. | Gate multiplexed low noise charge pump |
| JPH05276031A (ja) * | 1992-01-13 | 1993-10-22 | Nec Corp | 周波数シンセサイザ |
| US5166641A (en) * | 1992-03-17 | 1992-11-24 | National Semiconductor Corporation | Phase-locked loop with automatic phase offset calibration |
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