JPH0787362B2 - 位相同期ル−プ - Google Patents

位相同期ル−プ

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JPH0787362B2
JPH0787362B2 JP61059956A JP5995686A JPH0787362B2 JP H0787362 B2 JPH0787362 B2 JP H0787362B2 JP 61059956 A JP61059956 A JP 61059956A JP 5995686 A JP5995686 A JP 5995686A JP H0787362 B2 JPH0787362 B2 JP H0787362B2
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久男 立石
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相同期ループに関し、特に位相同期動作の応
答特性が可変である位相同期ループに関する。
〔従来の技術〕
位相同期ループは基準となる信号の周期的成分に位相同
期した信号を発生するのに用いられる。
位相同期動作の応答特性を可変にした位相同期ループが
使用されることがある。
たとえば、フロッピーディスクやコンパクトディスクか
ら読出した信号のように同期部とデータ部とからなる信
号から位相同期ループによってクロック成分を抽出する
場合、同期部では急速に位相ロックするように応答速度
を速くし、データ部では回転系のフウフラッタのような
ゆっくりした変動にのみ追従するように応答速度を遅く
するということが行われている。またビデオ信号から水
平同期信号を抽出する場合、垂直帰線期間内の等化パル
スや垂直同期パルスによって位相同期動作が乱されない
ようにこれらパルスの継続中位相同期動作をホールドす
るということが行なわれている。
以下、かかる位相同期ループの従来例について図面を参
照して説明する。
第３図は、従来の位相同期ループの第一の例を示すブロ
ック図である。
第３図に示す従来例は、基準信号▲▼・被制御信
号▲▼を端子・に入力し信号S1を出力するＳ
−Ｒタイプのフリップフロップ１と、信号S1の立上り時
刻から始まる長さT/2（ただしＴは基準信号Sr1の周期）
のパルスを信号S2として発生する単安定マルチバイブレ
ータ２と、信号S1・S2を端子Ｖ・Ｒに入力し端子▲
▼・▲▼から信号S3・S4を出力する位相比較器３
と、信号S4を入力するNOT回路６と、信号S3・応答制御
信号▲▼を入力するOR回路７と、信号S4・応答制
御信号▲▼を入力するNOR回路８と、ｐチャンネ
ルの電界効果トランジスタ（以下FETという）Q1・Q
3と、ｎチャンネルのFETQ2・Q4と、抵抗R1〜R3およびコ
ンデンサC1・C2からなる低域波回路と、その出力であ
る信号S10を制御信号入力端子に入力する電圧制御発振
器９と、電圧制御発振器９の出力を入力しリップルキャ
リーを出力するカウンタ10（例えば74/60）と、このリ
ップリキャリーを入力し被制御信号▲▼を出力す
るNOT回路20とを備えて構成されている。FETQ1・Q2が直
列に、またFETQ3・Q4が直列に接続され、これら両直列
回路のFETQ1・Q2側に電圧VDDが、FETQ3・Q4側に電圧VSS
が加えられている。VDD＞VSSである。FETQ1・Q2・Q3・Q
4のゲートにそれぞれ信号S3,NOT回路６出力,OR回路７出
力,NOR回路８出力を入力し、いわゆるチャージポンプ回
路を構成する。抵抗R3とコンデンサC1を直列に接続し、
この直列回路にコンデンサC2を並列に接続する。この並
列回路の一端には電圧VSS（電圧VDDでもよい）が加えら
れ、他端は抵抗R1・R2を介してFETQ1・Q2の接続点（こ
の点の電位を信号S5と命名する）とFETQ3・Q4の接続点
（この点の電位を信号S9と命名する）とに、また電圧制
御発振器９の制御信号入力端子に接続されている。
第４図は、第３図に示す従来例の動作を説明するための
波形図である。
基準信号▲▼の立下り時刻をt1;t4・t7−−とす
る。これとする。これら時刻の間隔は周期Ｔになってい
る。被制御信号▲▼の立下り時刻がt3・t5・t9−
−となっているとする。
フリップフロップ１は基準信号▲▼の立下り時刻
にセットされ、被制御信号▲▼の立下り時刻にリ
セットされるので、信号S1は時刻t1・t4・t7−−に立上
り・時刻t3・t5・t9−−に立下る。単安定マルチバイブ
レータ２の出力である信号S2は時刻t1・t4・t7−−に立
上りこれら時刻の中央の時刻t2・t6・t8−−に立下る。
信号S1・S2の立下りは被制御信号▲▼・基準信号
▲▼に同期しているから、信号S2の立下りを基準
とした信号S1の立下りの進み・遅れは基準信号▲
▼に対する被制御信号▲▼の進み・遅れに一致し
ている。
位相比較器３は、端子Ｖに入力する信号の立下り時刻が
端子Ｒに入力する信号の立下り時刻より遅れている（ま
たは進んでいる）場合、これら両立下り時刻の間端子▲
▼（または端子▲▼）から状態Ｌの信号を出力
する回路である。かかる回路は位相比較用汎用ICとして
市販されている（例えば日本電気株式会社製μPC1008
C）。位相比較器３は、第４図に図示する信号S1・S2を
入力して、時刻t2〜t3,t8〜t9−−の期間状態Ｌとなる
信号を信号S3として出力し、また時刻t5〜t6−−の期間
状態Ｌとなる信号を信号S4として出力する。信号S4・S3
のうちいずれが状態Ｌになったかにより信号S2の立下り
を基準とした信号S1の立下りの進み・遅れ、すなわち基
準信号▲▼に対する被制御信号▲▼の進み
・遅れが判別でき、また信号S4または信号S3が状態Ｌに
なっている期間長は進みまたは遅れの位相差に比例して
いるので、信号S3・S4は状態Ｌになっている期間におい
て位相差情報となっている。この期間を位相差検出期間
ということにする。
FETQ1は信号S3が状態Ｌの場合のみ導通し、FETQ2は（NO
T回路６の作用により）信号S4が状態Ｌのときのみ導通
するので、FETQ1・Q2は信号S3が状態Ｌになる位相差検
出期間において電圧VDDを、信号S4が状態Ｌになる位相
差検出期間において電圧VSSを信号S5として出力するチ
ャージポンプになっている。
応答制御信号▲▼が状態Ｌである場合、OR回路７
・NOR回路８の作用により、FETQ3・Q4のベースに入力す
る信号の状態がFETQ1・Q2のベースに入力する信号の状
態に等しくなるから、この場合FETQ3・Q4もFETQ1・Q2か
らなるチャージポンプと同じ動作をして信号S9を出力す
るチャージポンプになっている。
応答制御信号▲▼が状態Ｈである場合には、信号
S3・S4の状態に無関係にFETQ3のベースが状態Ｈに、FET
Q4のベースが状態Ｌになるので、FETQ3・Q4は共に遮断
状態になる。
応答制御信号▲▼が状態Ｌである場合、FETQ1・Q
2からなるチャージポンプとFETQ3・Q4からなるチャージ
ポンプとは共に抵抗R1〜R3とコンデンサC1・C2とからな
る低域波回路を駆動し、その出力である信号S10によ
り電圧制御発振器９を制御する。すなわち、信号S3が状
態Ｌである位相差検出期間（例えば期間t2〜t3）におい
ては被制御信号▲▼が基準信号▲▼より遅
れているので、信号S5・S9を共に電圧VDDにし、信号S10
の電圧をこの位相差検出期間以前より高くなる方向に変
化させる。信号S10のこの変化により、電圧制御発振器
９は発振周波数数が高くなるように、いいかえれば出力
位相が進むように制御される。信号S4が状態Ｌである位
相検出期間においては、信号S5・S9を共に電圧VSSに
し、信号S10の電圧を低くなる方向に変化させ、電圧発
振器９出力位相を遅らせる。電圧制御発振器９の出力位
相の進み・遅れの変化に伴なってカウンタ10の出力の反
転値である被制御信号▲▼に位相も変化し、被制
御信号▲▼が基準信号▲▼に位相同期され
る。
応答制御信号▲▼が状態Ｈである場合は、位相差
検出期間（例えば期間t8〜t9）においてFETQ1・Q2から
なるチャージポンプしか動作しないので位相差検出期間
における信号S10の変化速度が遅くなり、その結果位相
同期動作の応答速度が遅くなる。このように、応答制御
信号Sc1によって第３図に示す従来例の応答速度を切替
制御することができる。
第４図に図示するように応答制御信号▲▼が位相
差検出期間内の時刻t10に状態Ｌから状態Ｈに変化する
と、FETQ3・Q4からなるチャージポンプは時刻t10以降駆
動能力がなくなるので、この位相差検出期間t5〜t6に得
た位相差情報を部分的に失うことになる。
以上説明したように第３図に示す従来例は、応答制御信
号▲▼により位相同期動作の応答速度を切替制御
することができるが、位相差検出期間内に応答制御信号
▲▼の状態が変化して、この位相差検出期間内に
得た位相差情報を部分的に失うことがあるという欠点が
ある。この場合、第３図に明示したように、FETQ3、Q4
からなるチャージポンプが駆動能力を失うと、低域濾波
回路（R1〜R3、C1、C2）の入力が変動し、その出力即ち
電圧制御発信器の入力にノイズが生じ、誤動作を招くこ
とがある。
第５図は、従来の位相同期ループの第二の例を示すブロ
ック図である。
第５図に示す従来例は、被制御信号Sv2・基準信号Sr2を
入力するNOT回路12・13と、基準信号Sr2・NOT回路12出
力・応答制御信号Sc2を入力し信号S11を出力するNAND回
路14と、応答制御信号Sc2を入力するNOT回路19と、NOT
回路13出力・NOT回路12出力・NOT回路19出力を入力し信
号S12を出力するNOR回路15と、ｐチャンネルのFETQ
3と、ｎチャンネルのFETQ4と、抵抗R2・R3と、コンデン
サC1・C2と、信号S14を制御信号入力端子に入力する電
圧制御発振器９と、電圧制御発振器９の出力を分周し被
制御信号Sv2として出力する分周器16とを備えて構成さ
れている。FETQ3・Q4と抵抗R2・R3とコンデンサC1・C2
と脱制御発振器９とは第３図におけるそれらと同様に接
続されており、電圧VDD・VSSの印加も第３図におけると
同時である。FETQ3・Q4の接続点の電位を信号S13と命名
する。
第６図は、第５図に示す従来例の動作を説明するための
波形図である。
基準信号Sr2の立上り時刻をt11・t15・t19−−とし、立
下り時刻をt13・t17・t21−−とし、周期をＴとする。
被制御信号Sr2の、立上り時刻がt12・t16・t20−−とな
っており、立下り時刻がt14・t18−−となっているとす
る。
応答制御信号Sc2が状態Ｈである場合、NOT回路12・13・
19とNAND回路14とNOR回路15との作用により信号S11・S
12の波形は、第６図にS11（Sc2＝Ｈ）・S12（Sc2＝Ｈ）
として図示するようになる。FETQ3は信号S11が状態Ｌの
ときのみ導通し、FETQ4信号S12が状態Ｈのときのみ導通
するから、信号S13は、S13（Sc2＝Ｈ）として図示する
ように、基準信号Sr2が状態Ｈである期間の最初に電圧V
DDになり、被制御信号Sv2の立上り時刻に電圧VSSに変り
基準信号が状態Ｈである期間の最後まで電圧VSSのまま
である。基準信号が状態Ｈである期間における信号S13
の平均値と電圧（VDD＋VSS）/2との差は、この期間の中
央の時刻に対する被制御信号Sv2の立上り時刻の進み、
遅れの位相差に比例するから、この期間において位相差
情報となっている。この期間を位相差検出期間というこ
とにする。FETQ3・Q4は位相差検出期間において抵抗R2
・R3とコンデンサC1・C2とからなる低域波回路を駆動
するチャージポンプになっている。この低域波回路
は、位相差検出期間においてチャージポンプにより駆動
され信号S13を平均化し信号S14として出力する。信号S
14により電圧制御発振器９の出力位相が制御され、その
結果、分周器16の出力である被制御信号Sv2の位相が変
化し、被制御信号Sv2は、その立上り時刻が位相差検出
期間の中央の時刻に一致するように位相同期される。
応答制御信号Sc2が状態Ｌである場合は、信号S11が状態
Ｈに、信号S12が状態ＬになるのでFETQ3・Q4は共に遮断
状態になる。したがって信号S14がホールドされる、い
いかえれば位相同期動作がホールドされる。このよう
に、応答制御信号Sc2によって第５図に示す従来例の位
相同期動作をホールドすることができる。
第６図に図示するように応答制御信号Sc2が位相差検出
期間内の時刻t22に状態Ｈから状態Ｌに変化すると、こ
の位相差検出期t15〜t17における信号13の正しい平均値
が得られる前に信号14がホールドされ、その結果位相同
期動作が誤った状態でホールドされることになる。
以上説明したように第５図に示す従来例は、応答制御信
号Sc2により位相同期動作をホールドすることができる
が、位相差検出期間内に応答制御信号Sc2の状態が変化
して、位相同期動作が誤った状態でホールドされること
がある。
〔発明が解決しようとする問題点〕
以上説明したように従来の位相同期ループは、位相差検
出期間内に応答制御信号の状態が変化すると、位相差情
報を失ったり誤まった状態でホールドされたりするとい
う欠点がある。
本発明の目的は、上記欠点を解決して応答制御信号が位
相差検出期間内に状態を変えても位相差情報を失うこと
がなく、正常に動作する位相同期ループを提供すること
にある。
〔問題点を解決するための手段〕
本発明の位相同期ループは、電圧制御発振器の出力信号
またはそれを分周した信号である被制御信号と基準信号
とを位相比較し前記被制御信号の１周期のうちあらかじ
め定めた位相に近接する位相の期間である位相差検出期
間にのみ位相比較結果を出力する位相比較手段の出力で
前記電圧制御発振器を制御することにより前記被制御信
号を前記基準信号に位相同期させ、外部から入力する応
答制御信号の状態に対応して位相同期動作の応答特性が
切替わる位相同期ループにおいて、前記応答制御信号
を、その変化点が前記位相差検出期間外になるように遅
延させる遅延手段を備えて構成される。
〔実施例〕
以下実施例を示す図面を参照して本発明について詳細に
説明する。
第１図は、本発明の位相同期ループの第一の実施例を示
すブロック図である。
第１図に示す実施例は、第３図に示す従来例にNOR回路
４と、Ｄタイプのフリップフロップ５とを付加して構成
されている。信号S1・S2をNOR回路４に入力しその出力
である信号S8を、フリップフロップ５のクロック入力端
子Ｃに入力する。フリップフロップ５の、データ入力端
子Ｄに応答制御信号▲▼を入力し、Ｑ信号端子Ｑ
の出力をOR回路７・NOR回路８に入力する。
第２図は、第１図に示す実施例の動作を説明するための
波形図である。
NOR回路４は、第２図に図示するように、時刻t1・t4・t
7−−に立下り、時刻t3・t6・t9−−に立上る信号S8を
出力する。フリップフロップ５は信号S8の立上り時刻に
おける応答制御信号▲▼の状態を信号S8の次の立
上り時刻まで保持する。その結果、フリップフロップ５
は、応答制御信号▲▼の状態が変化する時刻をそ
の後の最初の信号S8の立上り時刻まで遅延させるよう
に、応答制御信号▲▼が遅延させる。
応答制御信号▲▼がフリップフロップ５によって
遅延されてOR回路７・NOR回路８に入力するという点を
除いて第１図に示す実施例の動作は第３図に示す従来例
の動作と同じである。
第２図に図示するように応答制御信号▲▼が位相
差検出期間内の時刻t10に状態Ｌから状態Ｈに変化する
と、フリップフロップ５の出力は時刻t6に同じように変
化する。その結果、FETQ3・Q4からなるチャージポンプ
は、この位相差検出期間t5〜t6の全期間において駆動出
力として信号S6を出力し、この期間の終了時に駆動能力
を失う。この例に見られるように、フリップフロップ５
の出力が状態を変えるのは位相差検出期間の終了時であ
るから、応答制御信号▲▼が位相差検出期間内に
状態を変えてもこの位相差検出期間に得た位相差情報が
失われることはない。
以上説明したように第１図に示す実施例は、第13図に示
す従来例と同様に応答制御信号▲▼により位相同
期動作の応答速度を切替制御でき、しかも応答制御信号
▲▼が位相検出期間内に状態を変えても位相差情
報が失われることはない。
なお、単安定マルチブレータが発生する信号S2の状態Ｈ
である長さは一定長であることが必要であるが、必ずし
もT/2である必要はなく、位相差検出期間として許容で
きる時間幅が過小にならない範囲で長くしたり短くした
りしてもよい。
第７図は、本発明の位相同期ループの第二の実施例を示
すブロック図である。
第７図に示す実施例は、第５図に示す従来例にＤタイプ
のフリップフロップ11とNOT回路18とを付加しNOT回路19
を取除いて構成されている。被制御信号Sv2をNOT回路18
に入力する。フリップフロップ11の、クロック入力端子
ＣにNOT回路18の出力を入力し、データ入力端子Ｄに応
答制御信号Sc2を入力し、Ｑ信号端子Ｑ・信号端子
の出力をNAND回路14・NOR回路15に入力する。
第８図は、第７図に示す実施例の動作を説明するための
波形図である。
フリップフロップ11は（NOT回路18の作用により）被制
御信号Sv2の立下り時刻における応答制御信号Sc2の状態
を被制御信号Sv2の次の立下り時刻までＱ信号として保
持する。その結果、フリップフロップ11は、応答制御信
号Sc2の状態が変化する時刻をその後の最初の被制御信
号Sv2の立下り時刻まで遅延させるように、応答制御信
号Sc2を遅延させる。フリップフロップ11の信号は同
様に遅延させた応答制御信号Sc2の反転値になってい
る。
応答制御信号Sc2がフリップフロップ11によって遅延さ
れてNAND回路14に入力し、また応答制御信号Sc2の反転
値も同様に遅延されてNOR回路15に入力するという点を
除いて第７図に示す実施例の動作は第５図に示す従来例
の動作と同じである。
第８図に図示するように応答制御信号Sc2が位相差検出
期間内の時刻t22に状態Ｈから状態Ｌに変化すると、フ
リップフロップ11のＱ出力は時刻t18に同じように変化
し、出力はこの時刻に状態Ｌから状態Ｈに変化する。
FETQ3・Q4からなるチャージポンプは、この位相差検出
期間t15〜t17において駆動出力として信号S15を出力す
る。その結果、この位相差検出期間におけるS15の正し
い平均値が信号S14として得られる。この例に見られる
ように、フリップフロップ11のＱ信号・信号が状態を
変えるのは位相差検出期間外であるので、応答制御信号
Sc2が位相差検出期間内に状態を変えてもこの位相差検
出期間全域にわたってチャージポンプは駆動を続け、信
号S15の正しい平均値が信号S14として得られ、位相同期
動作が誤った状態でホールドされることはない。
以上説明したように第７図に示す実施例は、第５図に示
す従来例と同様に応答制御信号Sc2により位相同期動作
をホールドすることができ、しかも応答制御信号Sc2が
位相差検出期間内に状態を変えても位相同期動作が誤っ
た状態でホールドされることはない。
〔発明の効果〕
以上詳細に説明したように本発明の位相同期ループは、
外部から入力する応答制御信号によって位相同期動作の
応答特性を切替制御することができ、しかも応答制御信
号の状態が変るタイミングによって位相差情報が失われ
たり位相同期動作が誤った状態でホールドされたりする
ことがないという効果がある。
【図面の簡単な説明】
第１図は、本発明の位相同期ループの第一の実施例を示
すブロック図、 第２図は、第１図に示す実施例の動作を説明するための
波形図、 第３図・第５図は、従来の位相同期ループの第一・第二
の例を示すブロック図、 第４図・第６図は、第３図・第５図に示す従来例の動作
を説明するための波形図、 第７図は、本発明の位相同期ループの第二の実施例を示
すブロック、 第８図は、第７図に示す実施例の動作を説明するための
波形図である。 ３……位相比較器、５……フリップフロップ、９……電
圧制御発振器、10……カウンタ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】入力信号と基準信号との位相差を検出した
    前記入力信号及び前記基準信号に応じた第１のタイミン
    グで検出信号を出力する位相比較部と、 前記検出信号を受けたとき前記検出信号の論理状態に応
    じて第１の内部制御信号を出力する第１のゲート回路
    と、 前記第１の内部制御信号に応じて第１の出力電位節点を
    駆動する第１の駆動部と、 前記第１の出力電位節点の電位を受けて前記基準信号を
    発生し前記位相比較部に供給する基準信号発生部と、 前記第１のゲート回路に設けられた制御部であって、外
    部制御信号を受け、前記入力信号及び前記基準信号の位
    相に応じた第１のタイミングを検出して、前記外部信号
    に応じかつ前記第１のタイミング後第２のタイミング
    で、前記第１の内部制御信号出力を抑制して前記第１の
    駆動部の出力を固定させる制御部とを有することを特徴
    とする位相同期ループ。
  2. 【請求項２】前記検出信号を受け、前記検出信号の論理
    状態に応じて第２の内部制御信号を出力する第２のゲー
    ト回路であって、前記外部制御信号に係わらず前記検出
    信号に応じて前記第２の内部制御信号を出力する第２の
    ゲート回路と、 前記第２の内部制御信号に応じて第２の出力電位節点を
    駆動する第２の駆動部と、 前記第２の出力電位節点の電位を前記第１の出力電位節
    点からの信号と共に前記基準信号発生部に供給する供給
    手段とを更に有することを特徴とする特許請求の範囲第
    １項記載の位相同期ループ。
  3. 【請求項３】前記第１の駆動部は前記第１のゲート回路
    からの前記第１の内部制御信号に応答し、前記第１のタ
    イミングで、前記位相比較部からの前記検出信号に応じ
    た所定の期間、前記第１の出力電位節点に高電位または
    定電位を供給して、前記第１の出力電位接点の電位を駆
    動し、前記位相比較部は前記検出信号の前記論理状態に
    より前記所定の期間を指定して前記第１の出力電位接点
    の電位を制御することを特徴とする特許請求の範囲第１
    項記載の位相同期ループ。
JP61059956A 1986-03-17 1986-03-17 位相同期ル−プ Expired - Lifetime JPH0787362B2 (ja)

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