JP2556542B2 - 同期回路 - Google Patents
同期回路Info
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- JP2556542B2 JP2556542B2 JP63048754A JP4875488A JP2556542B2 JP 2556542 B2 JP2556542 B2 JP 2556542B2 JP 63048754 A JP63048754 A JP 63048754A JP 4875488 A JP4875488 A JP 4875488A JP 2556542 B2 JP2556542 B2 JP 2556542B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- gate
- phase
- pit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記録媒体から再生された同期用信号などか
らクロツクを形成するに好適な同期回路に関する。
らクロツクを形成するに好適な同期回路に関する。
記録媒体からデータを再生する場合などでは、このデ
ータの再生処理などのために、記録媒体から同期用信号
を再生し、これに同期したクロツクを形成する。このた
めの従来の同期回路は、クロツクの発生手段として電圧
制御発振器を用い、このクロツクと入力される同期用信
号との位相関係を検出し、この検出結果に応じて電圧制
御発振器を制御することを基本構成としている。
ータの再生処理などのために、記録媒体から同期用信号
を再生し、これに同期したクロツクを形成する。このた
めの従来の同期回路は、クロツクの発生手段として電圧
制御発振器を用い、このクロツクと入力される同期用信
号との位相関係を検出し、この検出結果に応じて電圧制
御発振器を制御することを基本構成としている。
ところで、かかる従来の同期回路によると、記録媒体
上の欠陥などにより、同期用信号に欠落が生じたり、同
期用信号にノイズが混入すると、誤動作が生じて同期が
乱れるという問題があつた。
上の欠陥などにより、同期用信号に欠落が生じたり、同
期用信号にノイズが混入すると、誤動作が生じて同期が
乱れるという問題があつた。
いま、同期用信号をPIT信号と表わし、クロツクをCLK
信号と表わして、PIT信号が欠落した場合について説明
する。第８図において、PIT信号P1までは欠落がなく、P
IT信号P2が欠落したとすると、位相比較回路では、PIT
信号P1まではPIT信号とCLK信号との正常な位相比較が行
なわれ、PIT信号P1はCLT信号C1と位相比較される。とこ
ろが、次のPIT信号P2が欠落していると、CLK信号C1の次
に発生されるCLK信号とほぼ同時に入力されるPIT信号が
ないために、位相比較回路はさらに次に入力されるPIT
信号P3とCLK信号C2とを位相比較してしまうことにな
り、非常に大きな位相差信号を発生することになる。こ
れ以降、CLK信号と位相比較すべきPIT信号が１つずれて
しまい、これらが位相同期するように電圧制御発振器が
制御される。そして、これらが位相同期するまでの期
間、CLK信号はPIT信号と大きく位相がずれることにな
る。
信号と表わして、PIT信号が欠落した場合について説明
する。第８図において、PIT信号P1までは欠落がなく、P
IT信号P2が欠落したとすると、位相比較回路では、PIT
信号P1まではPIT信号とCLK信号との正常な位相比較が行
なわれ、PIT信号P1はCLT信号C1と位相比較される。とこ
ろが、次のPIT信号P2が欠落していると、CLK信号C1の次
に発生されるCLK信号とほぼ同時に入力されるPIT信号が
ないために、位相比較回路はさらに次に入力されるPIT
信号P3とCLK信号C2とを位相比較してしまうことにな
り、非常に大きな位相差信号を発生することになる。こ
れ以降、CLK信号と位相比較すべきPIT信号が１つずれて
しまい、これらが位相同期するように電圧制御発振器が
制御される。そして、これらが位相同期するまでの期
間、CLK信号はPIT信号と大きく位相がずれることにな
る。
また、第９図に示すように、PIT信号P1,P2間にノイズ
Ｎが混入していると、位相比較回路はこのノイズＮをPI
T信号P2としてCLK信号C2と位相比較してしまい、同様に
して、CLK信号はPIT信号と位相ずれを生ずることにな
る。
Ｎが混入していると、位相比較回路はこのノイズＮをPI
T信号P2としてCLK信号C2と位相比較してしまい、同様に
して、CLK信号はPIT信号と位相ずれを生ずることにな
る。
本発明の目的は、かかる問題点を解消し、同期用信号
の欠落やノイズの混入による影響を防止し、安定性に優
れた同期回路を提供することにある。
の欠落やノイズの混入による影響を防止し、安定性に優
れた同期回路を提供することにある。
上記目的を達成するために、本発明は、入力同期用信
号と電圧制御発振器によつて得られるクロツクとの位相
差を判定し、該位相誤差が予じめ設定された所定範囲内
にある該入力同期用信号と該クロツクとを有効として位
相比較するようにする。
号と電圧制御発振器によつて得られるクロツクとの位相
差を判定し、該位相誤差が予じめ設定された所定範囲内
にある該入力同期用信号と該クロツクとを有効として位
相比較するようにする。
したがつて、入力同期用信号に欠落がある場合には、
その時に発生されるクロツクが位相比較回路に入力され
ることが禁止され、また、入力同期用信号に混入するノ
イズも位相比較回路に入力されることが禁止される。
その時に発生されるクロツクが位相比較回路に入力され
ることが禁止され、また、入力同期用信号に混入するノ
イズも位相比較回路に入力されることが禁止される。
以下、本発明の実施例を図面によつて説明する。
第１図は本発明による同期回路の一実施例を示すブロ
ツク図であつて、1,2は入力端子、3,4は遅延回路、５は
単安定マルチバイブレータ（以下、モノマルチ回路とい
う）、６はオア回路、７はＤ型フリツプフロツプ回路
（以下、Ｄ−FFという）、8,9はアンドゲート、10は位
相比較回路、11はローパスフイルタ（以下、LPFとい
う）、12は電圧制御型発振器（以下、VCOという）、13
はＮ分周器、14は遅延回路、15はクリア回路、16は出力
端子である。
ツク図であつて、1,2は入力端子、3,4は遅延回路、５は
単安定マルチバイブレータ（以下、モノマルチ回路とい
う）、６はオア回路、７はＤ型フリツプフロツプ回路
（以下、Ｄ−FFという）、8,9はアンドゲート、10は位
相比較回路、11はローパスフイルタ（以下、LPFとい
う）、12は電圧制御型発振器（以下、VCOという）、13
はＮ分周器、14は遅延回路、15はクリア回路、16は出力
端子である。
同図において、入力端子１には、光磁気デイスクなど
の記録媒体のピツト列による同期パターンを再生して得
られる同期用信号（以下、PIT信号という）が入力さ
れ、入力端子２には、この実施例の起動時“H"（高レベ
ル）となり、定常動作時“L"（低レベル）となる信号Ａ
が入力される。遅延回路３の遅延時間はT2に、遅延回路
4,14の遅延時間はT3に夫々設定され、また、モノマルチ
回路５は入力端子からの入力パルスの立上りエツジでト
リガーされ、パルス幅T1のパルス信号（以下、GATE信号
という）を発生する。
の記録媒体のピツト列による同期パターンを再生して得
られる同期用信号（以下、PIT信号という）が入力さ
れ、入力端子２には、この実施例の起動時“H"（高レベ
ル）となり、定常動作時“L"（低レベル）となる信号Ａ
が入力される。遅延回路３の遅延時間はT2に、遅延回路
4,14の遅延時間はT3に夫々設定され、また、モノマルチ
回路５は入力端子からの入力パルスの立上りエツジでト
リガーされ、パルス幅T1のパルス信号（以下、GATE信号
という）を発生する。
ここで、 T2＜T1＜T3 ………（１） に設定されている。
まず、第２図，第３図を用いてこの実施例の起動時の
動作を説明する。
動作を説明する。
記録媒体からのデータの開始時などにおいて、電源が
投入されと、入力端子２から“H"の信号Ａが入力され、
VCO12は動作を開始する。入力端子１からPIT信号が入力
されると、このPIT信号は遅延回路３で時間T2だけ遅延
されてPIT信号が出力され、さらに、遅延回路４で時間T
3だけ遅延されてPIT2信号が出力される。このPIT2信号
がアンドゲート８に供給される。
投入されと、入力端子２から“H"の信号Ａが入力され、
VCO12は動作を開始する。入力端子１からPIT信号が入力
されると、このPIT信号は遅延回路３で時間T2だけ遅延
されてPIT信号が出力され、さらに、遅延回路４で時間T
3だけ遅延されてPIT2信号が出力される。このPIT2信号
がアンドゲート８に供給される。
一方、VCO12の出力信号はＮ分周回路13で分周されてC
LK信号が出力される。このCLK信号は、遅延回路14で時
間T3だけ遅延され、CLK1信号としてアンドゲート９に供
給されるとともに、クロツクCKとしてＤ−FF7に供給さ
れる。また、Ｄ−FF7には、オア回路６を介して“H"の
信号Ａが常時データ入力Ｄとして供給されており、した
がつて、Ｄ−FF7のＱ出力である信号ＢはCLK信号の立上
りエツジで“H"となる。遅延回路14から出力されるCLK1
信号は、さらにクリア回路15にも供給され、CLK1信号よ
りも時間T3だけ遅れてパルス幅T4のCLR信号を発生す
る。このCLR信号により、Ｄ−FF7はクリアされ、そのＱ
出力は“L"となる。したがつて、信号ＢはCLK信号毎に
立上がるパルス幅が2T3のパルス信号となる。この信号
Ｂがアンドゲート8,9のゲートパルスとなる。
LK信号が出力される。このCLK信号は、遅延回路14で時
間T3だけ遅延され、CLK1信号としてアンドゲート９に供
給されるとともに、クロツクCKとしてＤ−FF7に供給さ
れる。また、Ｄ−FF7には、オア回路６を介して“H"の
信号Ａが常時データ入力Ｄとして供給されており、した
がつて、Ｄ−FF7のＱ出力である信号ＢはCLK信号の立上
りエツジで“H"となる。遅延回路14から出力されるCLK1
信号は、さらにクリア回路15にも供給され、CLK1信号よ
りも時間T3だけ遅れてパルス幅T4のCLR信号を発生す
る。このCLR信号により、Ｄ−FF7はクリアされ、そのＱ
出力は“L"となる。したがつて、信号ＢはCLK信号毎に
立上がるパルス幅が2T3のパルス信号となる。この信号
Ｂがアンドゲート8,9のゲートパルスとなる。
CLK1信号は必ずこのゲートパルスＢのパルス期間内に
ある。したがつて、CLK1信号はアンドゲート９を通過
し、位相比較回路10に供給される。しかしながら、起動
時においては、VCO12の発振周波数は低く、CLK信号とPI
T信号との位相関係は任意である。このために、第２図
に示すように、遅延回路４から出力されるPIT2信号はゲ
ートパルスＢのパルス期間内にない場合がある。このと
きには、PIT2信号はアンドゲート８で遮断され、位相比
較回路10に供給されない。したがつて、位相比較回路10
は比較動作を行なわない。
ある。したがつて、CLK1信号はアンドゲート９を通過
し、位相比較回路10に供給される。しかしながら、起動
時においては、VCO12の発振周波数は低く、CLK信号とPI
T信号との位相関係は任意である。このために、第２図
に示すように、遅延回路４から出力されるPIT2信号はゲ
ートパルスＢのパルス期間内にない場合がある。このと
きには、PIT2信号はアンドゲート８で遮断され、位相比
較回路10に供給されない。したがつて、位相比較回路10
は比較動作を行なわない。
かかる起動時においては、位相比較回路10は、VCO12
の発振周波数を高めるような位相差信号を出力するよう
に、初期設定される。これによつてVCO12の発振周波数
は上昇し、これとともに、PIT信号とCLK信号との位相関
係が変化していき、第３図に示すように、PIT2信号がゲ
ートパルスＢのパルス期間内に入るようになる。このよ
うになると、PIT2信号はアンドゲート８を通過し、PIT3
信号として位相比較回路10に供給される。位相比較回路
10はこのPIT3信号とアンドゲート９からのCLK2信号とを
位相比較し、これらの位相差信号はLPF11で平滑されてV
CO12に供給される。これにより、VCO12は制御される。
の発振周波数を高めるような位相差信号を出力するよう
に、初期設定される。これによつてVCO12の発振周波数
は上昇し、これとともに、PIT信号とCLK信号との位相関
係が変化していき、第３図に示すように、PIT2信号がゲ
ートパルスＢのパルス期間内に入るようになる。このよ
うになると、PIT2信号はアンドゲート８を通過し、PIT3
信号として位相比較回路10に供給される。位相比較回路
10はこのPIT3信号とアンドゲート９からのCLK2信号とを
位相比較し、これらの位相差信号はLPF11で平滑されてV
CO12に供給される。これにより、VCO12は制御される。
このようにして定常状態に入ることになるが、次に、
この実施例の定常状態での動作を説明する。
この実施例の定常状態での動作を説明する。
定常状態においては、入力端子２から入力される信号
Ａは“L"となる。入力端子１からPIT信号が入力される
と、上記と同様に、遅延回路４から時間（T2＋T3）だけ
遅れてPIT2信号が出力され、アンドゲート８に供給され
る。また、PIT信号はモノマルチ回路５に供給され、そ
の立上りエツジでトリガーされてパルス幅T1のGATE信号
が形成される。このGATE信号はオア回路６を通り、デー
タ入力ＤとしてＤ−FF7に供給される。
Ａは“L"となる。入力端子１からPIT信号が入力される
と、上記と同様に、遅延回路４から時間（T2＋T3）だけ
遅れてPIT2信号が出力され、アンドゲート８に供給され
る。また、PIT信号はモノマルチ回路５に供給され、そ
の立上りエツジでトリガーされてパルス幅T1のGATE信号
が形成される。このGATE信号はオア回路６を通り、デー
タ入力ＤとしてＤ−FF7に供給される。
このGATE信号のパルス期間にＮ分周回路13からCLK信
号が出力されると、このCLK信号によつてＤ−FF7のＱ出
力は立上がり、パルス幅2T3のゲートパルスＢが発生す
る。このゲートパルスＢによつてアンドゲート8,9はオ
ンし、PIT信号はアンドゲート８を通り、CLK1信号はア
ンドゲート９を通り、夫々位相比較回路10に供給され
る。これにより、PIT3信号とCLK2信号とが、したがつ
て、PIT1信号とCLK信号とが位相一致するように、VCO12
が制御される。
号が出力されると、このCLK信号によつてＤ−FF7のＱ出
力は立上がり、パルス幅2T3のゲートパルスＢが発生す
る。このゲートパルスＢによつてアンドゲート8,9はオ
ンし、PIT信号はアンドゲート８を通り、CLK1信号はア
ンドゲート９を通り、夫々位相比較回路10に供給され
る。これにより、PIT3信号とCLK2信号とが、したがつ
て、PIT1信号とCLK信号とが位相一致するように、VCO12
が制御される。
VCO12の出力信号はPIT信号に同期し、出力端子16から
所望の信号処理などを行なうためのクロツクとして出力
される。
所望の信号処理などを行なうためのクロツクとして出力
される。
ここで、記録媒体での欠陥などによつて生ずるノイズ
あるいはPIT信号の欠落による誤動作を防止するため
に、遅延回路３の遅延時間T2、遅延回路4,14の遅延時間
T3およびモノマルチ回路５からのGATE信号のパルス幅T1
の関係が、上記式（１）のように設定されている。以
下、これについて説明する。
あるいはPIT信号の欠落による誤動作を防止するため
に、遅延回路３の遅延時間T2、遅延回路4,14の遅延時間
T3およびモノマルチ回路５からのGATE信号のパルス幅T1
の関係が、上記式（１）のように設定されている。以
下、これについて説明する。
この実施例の基本原理は、位相関係が所定範囲内にあ
るPIT信号とCLK信号とを位相比較回路10での比較処理対
象とするものであり、これ以外のPIT信号,CLK信号は位
相比較回路10に供給されないようにするものである。こ
の位相関係の所定範囲を決定するのが、モノマルチ回路
５で設定されるパルス幅T1である。
るPIT信号とCLK信号とを位相比較回路10での比較処理対
象とするものであり、これ以外のPIT信号,CLK信号は位
相比較回路10に供給されないようにするものである。こ
の位相関係の所定範囲を決定するのが、モノマルチ回路
５で設定されるパルス幅T1である。
入力端子１から入力されるパルスの時間間隔がT1より
も大きければ、これらパルス毎にモノマルチ回路５は必
ずパルス幅T1の“H"のGATE信号を出力する。しかし、CL
K信号がこのGATE信号のパルス期間にあるときのみ、Ｄ
−FF7は“H"のゲートパルスＢを出力し、アンドゲート
8,9をオンする。すなわち、入力端子１に入力されたパ
ルスに対してCLK信号が遅れており、しかも、その遅れ
時間がT1よりも小さいとき、この入力パルスとCLK信号
とが有効となり、夫々PIT3信号,CLK2信号として位相比
較回路10に供給される。
も大きければ、これらパルス毎にモノマルチ回路５は必
ずパルス幅T1の“H"のGATE信号を出力する。しかし、CL
K信号がこのGATE信号のパルス期間にあるときのみ、Ｄ
−FF7は“H"のゲートパルスＢを出力し、アンドゲート
8,9をオンする。すなわち、入力端子１に入力されたパ
ルスに対してCLK信号が遅れており、しかも、その遅れ
時間がT1よりも小さいとき、この入力パルスとCLK信号
とが有効となり、夫々PIT3信号,CLK2信号として位相比
較回路10に供給される。
この有効なPIT信号がオンしたアンドゲート８を通過
できるようにするために、このPIT信号を遅延回路3,4で
遅延し、有効なCLK信号がオンしたアンドゲート９を通
過できるようにするために、このCLK信号を遅延回路14
で遅延している。
できるようにするために、このPIT信号を遅延回路3,4で
遅延し、有効なCLK信号がオンしたアンドゲート９を通
過できるようにするために、このCLK信号を遅延回路14
で遅延している。
ところで、入力されたPLT信号とCLK信号との位相を比
較する場合には、有効なCLK信号がアンドゲート９を通
過するために、このCLK信号を遅延回路14で時間T3だけ
遅延させるから、有効なPIT信号も同じ時間T3だけ遅延
させてアンドゲート８を通過させる必要がある。しか
し、第４図から明らかなように、CLK信号がPIT信号より
も進むと、このCLK信号はGATE信号からはずれ、位相比
較回路10には入力信号がなくなつてVCO12は制御されな
くなる。このために、遅れていたCLK信号がPIT信号に近
ずくように制御されているうちに、CLK信号がPIT信号よ
りも進んでしまうと、VCO12は制御がかからず、CLK信号
はPIT信号に対して増々位相が進んでいくようになる。
較する場合には、有効なCLK信号がアンドゲート９を通
過するために、このCLK信号を遅延回路14で時間T3だけ
遅延させるから、有効なPIT信号も同じ時間T3だけ遅延
させてアンドゲート８を通過させる必要がある。しか
し、第４図から明らかなように、CLK信号がPIT信号より
も進むと、このCLK信号はGATE信号からはずれ、位相比
較回路10には入力信号がなくなつてVCO12は制御されな
くなる。このために、遅れていたCLK信号がPIT信号に近
ずくように制御されているうちに、CLK信号がPIT信号よ
りも進んでしまうと、VCO12は制御がかからず、CLK信号
はPIT信号に対して増々位相が進んでいくようになる。
これを防止するために、PIT信号の遅延手段として遅
延回路3,4を設けている。遅延回路３はPIT信号をGATE信
号のパルス期間内に遅延し、遅延されたPIT信号、すな
わちPIT1信号に対してGATER信号のパルス期間にある有
効なCLK信号が遅れたり、進んだりする状態があるよう
にする。すなわち、ここでは、CLK信号をPIT1信号に同
期させるものであり、これによつて有効なPIT信号,CLK
信号をもつてVCO12が正常に制御されるのである。した
がつて、遅延回路の遅延時間T2は、上記式（１）のよう
に、T2＜T1に設定されるのである。
延回路3,4を設けている。遅延回路３はPIT信号をGATE信
号のパルス期間内に遅延し、遅延されたPIT信号、すな
わちPIT1信号に対してGATER信号のパルス期間にある有
効なCLK信号が遅れたり、進んだりする状態があるよう
にする。すなわち、ここでは、CLK信号をPIT1信号に同
期させるものであり、これによつて有効なPIT信号,CLK
信号をもつてVCO12が正常に制御されるのである。した
がつて、遅延回路の遅延時間T2は、上記式（１）のよう
に、T2＜T1に設定されるのである。
遅延回路４の遅延時間T3は、CLK信号の遅延回路14に
よる遅延時間T3を補償するためのものである。
よる遅延時間T3を補償するためのものである。
ところで、遅延回路３の遅延時間T2は、０＜T2＜T1を
満足すれば任意の値でよい。また、設定された遅延時間
T2に対し、有効なPIT信号からのPIN2信号はアンドゲー
ト８を通過しなければならない。
満足すれば任意の値でよい。また、設定された遅延時間
T2に対し、有効なPIT信号からのPIN2信号はアンドゲー
ト８を通過しなければならない。
そこで、第５図に示すように、この遅延時間T2が非常
に小さくてほとんど零である場合、有効なCLK信号がPIT
信号に対してほとんど時間T1だけ遅れていても、遅延時
間T3の遅延回路４からのPIT2信号はアンドゲート８を通
過しなければならない。アンドゲート８をオンするゲー
トパルスＢはこのCLK信号で立上がるから、PIT2信号が
ゲートパルスＢのパルス期間内にあるためには、PIT2信
号はPIT1信号よりもT1を越える時間遅れていなければな
らない。したがつて、遅延回路4,14の遅延時間T3は、T1
＜T3としなければならない。
に小さくてほとんど零である場合、有効なCLK信号がPIT
信号に対してほとんど時間T1だけ遅れていても、遅延時
間T3の遅延回路４からのPIT2信号はアンドゲート８を通
過しなければならない。アンドゲート８をオンするゲー
トパルスＢはこのCLK信号で立上がるから、PIT2信号が
ゲートパルスＢのパルス期間内にあるためには、PIT2信
号はPIT1信号よりもT1を越える時間遅れていなければな
らない。したがつて、遅延回路4,14の遅延時間T3は、T1
＜T3としなければならない。
以上のことから、遅延時間T2,T3やGATE信号のパルス
幅T1は、上記式（１）の関係を満足するように設定され
る。なお、好ましくは、 T2＝T1/2に設定する。
幅T1は、上記式（１）の関係を満足するように設定され
る。なお、好ましくは、 T2＝T1/2に設定する。
次に、記録媒体上の欠陥などにより、PIT信号が欠落
したときの動作を第６図によつて説明する。
したときの動作を第６図によつて説明する。
この場合には、入力端子１にPIT信号が入力されない
から、アンドゲート８にはPIT2信号が供給されないし、
モノマルチ回路５はGATE信号を発生しない。このために
PIT信号から時間T1以内にCLK信号が供給されても、Ｄ−
FF7のＱ出力は“H"とならず“H"のゲートパルスＢは発
生しない。そこで、アンドゲート8,9はオフ状態のまま
であり、位相比較回路10は保持している位相差信号を出
力し、これでもつてVCO12が制御される。したがつて、V
CO12の出力の周波数、位相が急変することはない。
から、アンドゲート８にはPIT2信号が供給されないし、
モノマルチ回路５はGATE信号を発生しない。このために
PIT信号から時間T1以内にCLK信号が供給されても、Ｄ−
FF7のＱ出力は“H"とならず“H"のゲートパルスＢは発
生しない。そこで、アンドゲート8,9はオフ状態のまま
であり、位相比較回路10は保持している位相差信号を出
力し、これでもつてVCO12が制御される。したがつて、V
CO12の出力の周波数、位相が急変することはない。
次に、記録媒体上に欠陥などにより、入力端子１から
ノイズが入力された場合について第７図により説明す
る。
ノイズが入力された場合について第７図により説明す
る。
モノマルチ回路５が安定状態にあるときに入力端子１
にノイズＮが入力されると、PIT信号の場合と同様に、
このノイズＮによつてモノマルチ回路５はトリガーさ
れ、GATE信号を発生する。つまり、モノマルチ回路５は
PIT信号とノイズとの判別ができず、ノイズもPIT信号と
してトリガーされる。このGATE信号はオア回路６を介し
てＤ−FF7に供給されるが、このGATE信号のパルス期間C
LK信号に供給されず、したがつて、“H"のゲートパルス
Ｂは発生しない。このとき、遅延回路４からアンドゲー
ト８にノイズＮよりも時間（T2＋T3）だけ遅れたノイズ
N2が供給されるが、アンドゲート８がオンしないために
遮断される。したがつて、ノイズによつて影響されるこ
とはない。
にノイズＮが入力されると、PIT信号の場合と同様に、
このノイズＮによつてモノマルチ回路５はトリガーさ
れ、GATE信号を発生する。つまり、モノマルチ回路５は
PIT信号とノイズとの判別ができず、ノイズもPIT信号と
してトリガーされる。このGATE信号はオア回路６を介し
てＤ−FF7に供給されるが、このGATE信号のパルス期間C
LK信号に供給されず、したがつて、“H"のゲートパルス
Ｂは発生しない。このとき、遅延回路４からアンドゲー
ト８にノイズＮよりも時間（T2＋T3）だけ遅れたノイズ
N2が供給されるが、アンドゲート８がオンしないために
遮断される。したがつて、ノイズによつて影響されるこ
とはない。
なお、GATE信号のパルス幅T1は任意に設定できるが、
あまり大きくすると、ノイズによる影響が大きくなる
し、あまり小さくすると、CLK信号がPIT1信号からわず
かに位相ずれしてもGATE信号のパルス期間からはずれ、
同期がとれなくなる。
あまり大きくすると、ノイズによる影響が大きくなる
し、あまり小さくすると、CLK信号がPIT1信号からわず
かに位相ずれしてもGATE信号のパルス期間からはずれ、
同期がとれなくなる。
第４図を参照して、CLK信号がPIT信号と位相がほとん
ど同じであつて、遅延回路３の遅延時間T2をほぼGATE信
号のパルス幅T1にしたときにも、PIT2信号はゲートパル
スＢのパルス期間内になければならない。このために
は、ゲートパルスＢのパルス幅は（T1＋T3）よりも大き
くなければならない。上記実施例では、一例として、こ
のパルス幅を2T3としたものである。
ど同じであつて、遅延回路３の遅延時間T2をほぼGATE信
号のパルス幅T1にしたときにも、PIT2信号はゲートパル
スＢのパルス期間内になければならない。このために
は、ゲートパルスＢのパルス幅は（T1＋T3）よりも大き
くなければならない。上記実施例では、一例として、こ
のパルス幅を2T3としたものである。
また、遅延回路3,4の代りに，遅延時間（T2＋T3）の
遅延回路を用いてもよい。
遅延回路を用いてもよい。
さらに、起動動作から定常動作に移行するときには、
入力端子２から入力される信号Ａは“H"から“L"に切換
えられるが、この切換タイミングは、起動してから一定
時間後としてもよいし、たとえば、位相比較回路10で検
出される位相差信号の大きさを識別するなどして決める
ようにすることもできる。
入力端子２から入力される信号Ａは“H"から“L"に切換
えられるが、この切換タイミングは、起動してから一定
時間後としてもよいし、たとえば、位相比較回路10で検
出される位相差信号の大きさを識別するなどして決める
ようにすることもできる。
さらに、クリア回路15から出力されるCLR信号のパル
ス幅T4は、Ｄ−FF7をクリアでき、かつできるだけ短い
幅とする。
ス幅T4は、Ｄ−FF7をクリアでき、かつできるだけ短い
幅とする。
以上説明したように、本発明によれば、入力される同
期用信号の欠落やノイズによる影響がなくなり、該同期
用信号に常に同期した所望信号を得ることができる。
期用信号の欠落やノイズによる影響がなくなり、該同期
用信号に常に同期した所望信号を得ることができる。
第１図は本発明による同期回路の一実施例を示すブロツ
ク図，第２図および第３図はこの実施例の起動時の動作
を示すタイミングチヤート、第４図はこの実施例の定常
動作を示すタイミングチヤート、第５図は第１図におけ
る各遅延回路と単安定マルチバイブレータの出力信号の
パルス幅との関係を示す説明図、第６図は第１図に示し
た実施例の同期用信号の欠落時での動作を示すタイミン
グチヤート、第７図は同じくノイズによる動作を示すタ
イミングチヤート，第８図および第９図は夫々従来の同
期回路の誤動作の説明図である。 １……同期用信号の入力端子、3,4……遅延回路、５…
…単安定マルチバイブレータ、７……Ｄ型フリツプフロ
ツプ回路、8,9……アンドゲート、10……位相比較回
路、11……ローパスフイルタ、12……電圧制御型発振
器、13……分周回路、14……遅延回路、15……クリア回
路。
ク図，第２図および第３図はこの実施例の起動時の動作
を示すタイミングチヤート、第４図はこの実施例の定常
動作を示すタイミングチヤート、第５図は第１図におけ
る各遅延回路と単安定マルチバイブレータの出力信号の
パルス幅との関係を示す説明図、第６図は第１図に示し
た実施例の同期用信号の欠落時での動作を示すタイミン
グチヤート、第７図は同じくノイズによる動作を示すタ
イミングチヤート，第８図および第９図は夫々従来の同
期回路の誤動作の説明図である。 １……同期用信号の入力端子、3,4……遅延回路、５…
…単安定マルチバイブレータ、７……Ｄ型フリツプフロ
ツプ回路、8,9……アンドゲート、10……位相比較回
路、11……ローパスフイルタ、12……電圧制御型発振
器、13……分周回路、14……遅延回路、15……クリア回
路。
Claims (1)
- 【請求項１】電圧制御発振器と、該電圧制御発振器の出
力信号を分周する分周回路と、該分周回路の出力信号と
入力される同期用信号とを位相比較する位相比較回路と
を備え、該位相比較回路の出力信号でもつて該電圧制御
発振器を制御するようにした同期回路において、入力さ
れる前記同期用信号を遅延する第１の遅延手段と、前記
分周回路の出力信号を遅延する第２の遅延手段と、前記
同期用信号と所定範囲内の位相関係にある前記分周回路
の出力信号に同期してゲートパルスを発生するゲートパ
ルス発生手段と、該ゲートパルスと該第１の遅延手段の
出力信号とが供給される第１のゲート手段と、該ゲート
パルスと該第２の遅延手段の出力信号とが供給される第
２のゲート手段とを設け、該第1,第２のゲート手段の出
力信号を前記位相比較回路に供給するように構成したこ
とを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048754A JP2556542B2 (ja) | 1988-03-03 | 1988-03-03 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048754A JP2556542B2 (ja) | 1988-03-03 | 1988-03-03 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01223849A JPH01223849A (ja) | 1989-09-06 |
| JP2556542B2 true JP2556542B2 (ja) | 1996-11-20 |
Family
ID=12812071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048754A Expired - Lifetime JP2556542B2 (ja) | 1988-03-03 | 1988-03-03 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556542B2 (ja) |
-
1988
- 1988-03-03 JP JP63048754A patent/JP2556542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01223849A (ja) | 1989-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070905 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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