JP2822063B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 例えばディスク記憶装置に離散的に記憶され、読み出
し時に非連続となるクロックパルスと、同位相でなおか
つ連続したクロックパルスを作成する位相同期回路に関
し、 パルスの無い時間が比較的長い非連続なクロックパル
スであっても、そのパルスに位相が同期しなおかつ連続
したクロックパルスを、安価な回路でしかも安定して作
成することを目的とし、 前記非連続クロックパルスと後記位相ロックループ回
路の出力であるフィードバックパルスとを入力し、両者
の位相を比較してその進み・遅れを検出する位相比較器
と、前記非連続クロックパルスのパルス欠落を検出する
パルスミッシング検出回路と、前記位相比較器で検出さ
れる位相の進み・遅れに対応してアップ・ダウンするカ
ウント値を出力すると共に、前記パルスミッシング検出
回路で検出される前記非連続クロックパルスのパルス欠
落時にカウント出力値を固定するアップダウンカウンタ
と、そのアップダウンカウンタのカウント値に対応して
前記基準クロックパルスの位相を遅延させる遅延回路
と、その遅延回路から出力されるパルスを安定化させる
位相ロックループ回路から成るように構成する。

［産業上の利用分野］ 本発明は、例えばディスク記憶装置に離散的に記憶さ
れ、読み出し時に非連続となるクロックパルスと、同位
相でなおかつ連続したクロックパルスを作成する位相同
期回路に関する。

通常、複数のディスク記憶媒体が構成される磁気ディ
スク記憶装置では、サーボトラックライタにより予めデ
ィスク記憶媒体上にサーボ情報が記憶される。そのサー
ボ情報は、データのリード／ライトを行なう可動ヘッド
のトラックへの位置付け情報となるポジションパルス
と、リード／ライトにおけるゲート回路等のタイミング
信号となるクロックパルスからなるものである。そのポ
ジションパルスとクロックパルスが混在されて記憶され
る場合には、クロックパルスは離散的な記憶となるた
め、読み出されたクロックパルスは非連続なものとな
り、そのため、読み出しパルスの無いときにも安定して
連続したクロックパルスを得ることが必要となってい
る。

［従来の技術］ 従来では、第３図に示すように、位相ロックループ
（PLL）回路により、ディスク記憶媒体から読み出され
た非連続なクロックパルスと、同位相で連続したクロッ
クパルスが作成されていた。すなわち、非連続なクロッ
クパルスの入力に対して、ローパスフィルタ32の時定数
を下げ、位相比較器31への入力変化に対する追従性を鈍
くすることにより、電圧制御発振器33へのコントロール
電圧を安定化して、非連続なクロックパルスと同位相で
連続したクロックパルスを作成していた。

また、パルスのない時間が長い場合には、位相比較器
31への入力の前段でパルスの欠落を検出し、検出した時
点で電圧制御発振器33へ入力されているコントロール電
圧を、パルスのない時間だけ保持する回路を設けて（図
示せず）、同位相で連続したクロックパルスを作成して
いた。

［発明が解決しようとする課題］ ところが、第４図に示すように、データ面の各トラッ
クに配されたデータ領域の間にサーボ情報を記憶するデ
ータ面サーボ方式とする場合には、記憶するクロックパ
ルスの間隔はかなり長いものとなり、従って読み出され
るクロックパルスにおけるパルスの無い時間は大変長く
なり、このため前記従来のPLL回路においてパルスの無
い間、電圧制御発振器へ入力されるアナログ量であるコ
ントロール電圧を保持する方法では、アナログ量を長時
間安定した状態で保持するための回路が、大変難しく高
価なものとなるため問題となっていた。

本発明は、このような問題に鑑みて創案されたもの
で、パルスの無い時間が比較的長い非連続なクロックパ
ルスであっても、そのパルスに位相が同期しなおかつ連
続したクロックパルスを、安価な回路でしかも安定して
作成することのできる位相同期回路を提供することを目
的としている。

［課題を解決するための手段］ 上記目的を達成するための本発明における手段は、非
連続なクロックパルスと同位相でなおかつ連続したクロ
ックパルスを、前記非連続クロックパルスと同じ周波数
で連続して供給される基準クロックパルスから作成する
位相同期回路であって、前記非連続クロックパルスと後
記位相ロックループ回路の出力であるフィードバックパ
ルスとを入力し、両者の位相を比較してその進み・遅れ
を検出する位相比較器と、前記非連続クロックパルスの
パルス欠落を検出するパルスミッシング検出回路と、前
記位相比較器で検出される位相の進み・遅れに対応して
アップ・ダウンするカウント値を出力すると共に、前記
パルスミッシング検出回路で検出される前記非連続クロ
ックパルスのパルス欠落時にカウント出力値を固定する
アップダウンカウンタと、そのアップダウンカウンタの
カウント値に対応して前記基準クロックパルスの位相を
遅延させる遅延回路と、その遅延回路から出力されるパ
ルスを安定化させる位相ロックループ回路から成る位相
同期回路による。

［作用］ 本発明では、位相比較器へ非連続なクロックパルスの
パルス入力がある時に、基準クロックパルスの位相を遅
延して作られるフィードバックパルスと比較され、基準
クロックパルスの位相の遅延量を制御して同期制御が行
なわれる。すなわち、例えば非連続クロックパルスがフ
ィードバックパルスより位相が進んでいたとすると、位
相比較器はアップダウンカウンタへカウントをダウンさ
せる信号を発し、これにより遅延回路ではダウン数に応
じて遅延量を減らす。そしてさらに位相比較器において
比較が行なわれて位相が一致するように遅延量が制御さ
れる。一方、非連続クロックパルスにおけるパルスの無
い時には、パルスミッシング検出回路によりパルスの欠
落が検出され、それによりアップダウンカウンタでは位
相の一致している時のカウント出力値を保持する。これ
により非連続クロックパルスと同位相で、なおかつ連続
したクロックパルスが断続的にPLL回路から出力され
る。

従って、非連続なクロックパルスと同位相で、なおか
つ連続したクロックパルスを得る場合には、予めその非
連続なクロックパルスと同じ周波数の基準クロックパル
スがあれば、本発明の位相同期回路により容易に、しか
もパルスの無い時間が長い非連続なクロックパルスであ
っても、ディジタル量で保持されるため、安定して連続
するクロックパルスを作成することができる。また、本
発明の位相同期回路は、公知のディジタル回路により実
現できるものであるため、比較的容易にそして安価に作
成されるものである。

［実施例］ 第１図は、本発明の一実施例であり、固定ヘッドを有
するディスク記憶装置におけるリードクロックパルス作
成回路のブロック図である。本実施例のディスク記憶装
置Ｄは、前処理においてディスク記憶媒体D1上に、固定
ヘッドD2によりインデックスパルスとシンクパルスから
成る基準クロックパルスが連続して書き込まれ、さらに
その記憶した基準クロックパルスを固定ヘッドD2から読
み出し、その読み出された基準クロックパルスのタイミ
ングにより、可動ヘッドD3の位置付け情報であるサーボ
情報の書き込みが、可動ヘッドD3により行なわれる。こ
こで書き込まれるサーボ情報には離散的にクロックパル
スが含まれ、このディスク記憶媒体D1上に離散的に記憶
されたクロックパルスは、可動ヘッドD3から随時読み出
されて、データのリード・ライト制御をなすゲート回路
へのタイミング信号等が作成される。第１図に示す回路
は、可動ヘッドから読み出される非連続なクロックパル
スと、同位相でなおかつ連続したリードクロックパルス
を作成する回路である。

第１図において、１は基準クロックパルス作成回路で
あり、固定ヘッドD2から読み出される信号をパルス化す
るコンパレータ1aと、パルスの欠落等を補完して安定化
する位相ロックループ（PLL）回路1bから成るもので、
これにより作成された基準クロックパルスfiは、サーボ
情報書き込み時のタイミング信号となると共に、そのサ
ーボ情報の中に離散的に配されるクロックパルスとして
書き込まれるものである。従って可動ヘッドD3から読み
出されるクロックパルスfoの周波数は基準クロックパル
スfiと同じとなる。

２は可動ヘッドD3から読み出される信号からクロック
パルスを弁別してパルス化するコンパレータである。３
は本発明の位相同期回路であり、位相比較器3a,アップ
ダウンカウンタ3b,パルスミッシング検出回路3c,遅延回
路3d,位相ロックループ（PLL）回路3eからなるものであ
る。位相比較器3aにはコンパレータ２から出力される非
連続なクロックパルスfoと、PLL回路3eから出力される
フィードバックパルスｆ′ｏを入力して、両者の位相を
比較する。そしてパルスｆ′ｏの位相がパルスfoの位相
より遅れていると、アップダウンカウンタ3bへアップ信
号を出力し、進んでいるとダウン信号を出力する。パル
スミッシング検出回路3cはコンパレータ２から出力され
るクロックパルスfoを監視して、パルスの欠落を検出す
ると、その旨の信号をアップダウンカウンタ3bに出力す
る。アップダウンカウンタ3bは４ビットのカウント値を
遅延回路3dに出力し、位相比較器3aからのアップ信号に
よりカウントをアップさせ、ダウン信号によりカウント
をダウンすると共に、パルスミッシング検出回路3cから
のパルス欠落の信号を入力すると、位相比較器3aからの
信号を無視して遅延回路3dへの出力値を固定する。遅延
回路3dは前記基準クロックパルス作成回路１から出力さ
れる基準クロックパルスfiを入力し、その位相を遅延さ
せるもので、起動時には一定の遅延量がセットされ、ア
ップダウンカウンタ3bからのカウント値がアップすると
遅延量を増やし、ダウンすると遅延量を減らす。PLL回
路3eは第３図で説明したように、ローパスフィルタの時
定数により入力変化の追従を鈍らせたもので、遅延回路
3dにおける遅延量切換えのタイミング等によるパルスの
欠落を補完して、パルスの連続性を安定化する。

基準クロックパルスfiの位相を遅延したPLL回路3eの
出力のクロックパルスｆ′ｏは、位相比較器3aへのフィ
ードバックパルスとされ、その位相の進み・遅れに対応
してアップダウンカウンタ3bと遅延回路3dにより基準ク
ロックパルスfiの遅延量が制御され、コンパレータ２か
ら出力される非連続なクロックパルスfoと、同位相で連
続したリードクロックパルスｆ′ｏがPLL回路3eから出
力されるようになる。

第２図はクロックパルスの説明図であり、同図に示す
ように、コンパレータ２から出力されるクロックパルス
foは非連続なものであり、パルスのある時（ａ），
（ｃ）に位相比較による基準クロックパルスfiの遅延制
御がなされて位相の同期が行なわれ、パルスの無い時
（ｂ）にはアップダウンカウンタ3bに出力が固定され、
遅延回路3dにおける遅延量が固定されるため、安定して
連続したクロックパルスｆ′ｏが得られることになる。
そしてこのようにアップダウンカウンタ3b,遅延回路3d
のディジタル回路によりクロックパルスの位相の固定が
なされるため、データ面サーボ方式のように、読み出さ
れたクロックパルスのパルスの無い時間が長い場合に
は、その間においても読み出しクロックパルスと同位相
で、なおかつ連続したクロックパルスが安定して得られ
る。

［発明の効果］ 以上説明したように、本発明の位相同期回路によれ
ば、例えばディスク記憶装置において読み出される非連
続なクロックパルスと同位相で、なおかつ連続したクロ
ックパルスの作成が、ディジタル量の制御によりなされ
るため、読み出された非連続なクロックパルスのパルス
の無い時間が長い場合でも、その間のパルスを連続して
安定的に得ることができる。また、従来における位相ロ
ックループ（PLL）回路のように、アナログ量の制御で
はなく、ディジタル量の制御でなされるため、回路を比
較的簡単にしかも安価に作成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、 第２図は実施例におけるクロックパルスの説明図、 第３図はPLL回路の説明図、 第４図はデータ面サーボ方式の説明図である。 １……基準クロックパルス作成回路、 ２……コンパレータ、 ３……位相同期回路、 3a……位相比較器、 3b……アップダウンカウンタ、 3c……パルスミッシング検出回路、 3d……遅延回路、 3e……位相ロックループ（PLL）回路、 Ｄ……ディスク記憶装置、 D2……固定ヘッド、 D3……可動ヘッド。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】非連続なクロックパルス（fo）と同位相で
   なおかつ連続したクロックパルスを、前記非連続クロッ
   クパルス（fo）と同じ周波数で連続して供給される基準
   クロックパルス（fi）から作成する位相同期回路であっ
   て、 前記非連続クロックパルス（fo）と後記位相ロックルー
   プ回路（3e）の出力であるフィードバックパルス（ｆ′
   ｏ）とを入力し、両者の位相を比較してその進み・遅れ
   を検出する位相比較器（3a）と、 前記非連続クロックパルス（fo）のパルス欠落を検出す
   るパルスミッシング検出回路（3c）と、 前記位相比較器（3a）で検出される位相の進み・遅れに
   対応してアップ・ダウンするカウント値を出力すると共
   に、前記パルスミッシング検出回路（3c）で検出される
   前記非連続クロックパルス（fo）のパルス欠落時にカウ
   ント出力値を固定するアップダウンカウンタ（3b）と、 そのアップダウンカウンタ（3b）のカウント値に対応し
   て前記基準クロックパルス（fi）の位相を遅延させる遅
   延回路（3d）と、 その遅延回路（3d）から出力されるパルスを安定化させ
   る位相ロックループ回路（3e）から成ること特徴とする
   位相同期回路。