JPH033166A - 位相同期方法、位相同期回路、データ速度検出方式および位相同期回路の自走発振周期制御手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気ディスク装置等の記録・再生装置に用い
られる位相同期方法に係シ、特に任意の周期で、位相同
期可能な位相同期方法、およびその制御方法に関する＠ 〔従来の技術〕 従来の位相同期回路は、第８図に示すように、読み出し
データ信号１２と遅延素子４ｏを通過した信号４１から
一定のパルス幅を有する基準信号１５を出力する基準信
号出力回路１と、基準信号１５と電圧制御発振器（以下
、ＶＣＯと略記する）１０の出力であるＶＣＯクロック
信号２２との位相を比較する位相比較器７と、この出力
１９に応じて電流の流入または流出を行うチャージポン
プ８と、この出力電流を電圧に変換するループフィルタ
９とこの出力電圧に応じて発振周期が制御されるＶＣＯ
ｌ　０とから構成される。

この位相同期回路では、第９図に示すように、位相比較
動作を行う０ただし、この第９図の例においては、遅延
素子４０の遅延量は、読み出しデータ信号１２の速度か
ら決まる、理想のＶＣＯクロック信号信号周期環しい。

また、ＶＣＯには、あらかじめ位相同期回路の中心周期
となる自走発振周期を決める制御Ｖｌがあるが、との制
御Ｖｌを自走発振周期が、上記理想のＶＣＯクロック信
号局期！となるよう設定し、固定しである。

基準パルス出力回路は読み出しデータ１２と遅延素子４
０を通過した信号４１とからパルス幅でなる基準信号１
５を生成する。位相比較器７は、この基準信号１５とＶ
ＣＯり胃ツク信号２２との位相差を検出する。基準信号
１５よ、６ｖｃｏクロック信号２２の位相が進んでいる
ときは、位相進み信号１９ａを出力し、遅れているとき
は、位相遅れ信号１９）を出力する。

この比較結果によ）、チャージポンプ回路８は、チャー
ジ電流およびディスチャージ電流をループフィルタ９に
流し、ループフィルタ電圧２０を制御する。これによっ
て、ＶＣＯの発振周期が制御され、読み出しデータに同
期したｖＣＯクロック信号２２が得られる。

〔発明が解決しようとする課題〕

上記従来技術は、読み出しデータ速度が一定の場合は有
効ｆあるが、読み出しデータ速度が大きくちがうデータ
が混在する場合においては、基準信号パルス幅およびＶ
ＣＯの自走発振周期が固定であるため、位相同期引込み
時間が非常に長時間となること、位相同期が不可能とな
ること、ちがった発振周期で位相同期することなどが起
こシ得るために、誤動作の原因となるという問題があっ
たＯ 本発明の目的は、読み出しデータ速度が大きくちがうデ
ータが混在する場合においても位相同期可能で、しかも
すばやく同期確立可能で、所望なＶＣＯクロック信号を
発生することの可能表、位相同期回路を提供することに
ある。

本発明の他の目的は、上記位相同期回路の制御方法を提
供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、位相同期させる
べき発振回路を、あらかじめ、前記読み出しデータ速度
より定まる自走発振周期に、制御するものである。

また、本発明は、基準信号と発振回路出力を位相比較し
同期クロックを出力する、ＰＬＬからなる位相同期回路
に１発振回路の自走発振周期変更手段と、核自走発振周
期変更手段を、制御する制御手段とを設けて、出力周期
を変更する回路を提供するものである〇 前記基準信号のパルス幅は、好ましくは、ＰＬＬを構成
する第１の発振回路と、自走発振周期が等しく制御され
るの第２の発振回路と、演算回路とを有して構成された
基準信号出力回路の、該第２の発振回路の発振周期を変
更することにより変更される。

また、前記他の目的達成のために、本発明は、記録デー
タ７オーマツトを、記録データの前部に速度検出部を設
けたものとし、さらに、該速度検出部に記録された速度
検出信号から、データ速度を検出することを特徴とする
、読み出しデータの速度検出手段を提供する・ また、自走発振周期変更手段を制御する自走発振周期制
御手段を、読み出しデータの速度検出手段が検出したデ
ータ速度を、変換し、制御信号を出力する変換テーブル
で構成したものを提供する。

〔作用〕

本発明によれば、あらかじめ前記読み出しデータ速度よ
り定まる自走発振周期に制御された発振回路の出力は、
ＰＬＩ、等により、読みだしデータに位相同期される〇 本発明忙おいて、ＰＬＩ、を構成する第１の発振回路は
、制御信号に広じてデータ転送速度から決まる理想の発
振周期に等しい周期の自走発振周期で発振する。そして
、前記基準信号と第１の発振回路出力を位相比較して同
期信号を出力する。

また、好ましくは、前記基準信号のパルス幅は、制御信
号に応じて、データ転送速度から決まる理想の発振周期
に等しいパルス幅に変更される。

また、本発明において、読み出しデータの速度検出手段
は、速度検出部を検出し、前記速度検出信号を判別し、
速度検出信号より読み出しデータの速度を決定する。

また、本発明において、自走発振周期制御手段は、読み
出しデータの速度検出手段が決定した読み出しデータの
速度を、変換テーブルで変換し、前記制御信号を位相同
期回路に出力する。

〔実施例〕

以下、本発明の第１の実施例について図面を参照して説
明する＠ 第１図に本発明の位相同期回路についての一実施例を示
し、第３図にその動作例を示す。また、第４図に本実施
例で使用する電圧制御発振回路（ＶＣＯ）の特性を示す
口 第１図に示される、本実施例の位相同期回路は、基準信
号出力回路１と、ｌ’ＬＬ回路２と、ディジタル／アナ
ログ変換器３を有する。

基準信号出力回路１は、電圧はよって発振周期を制御す
る電圧制御発振回路（ＶＣＯ）５と、ＶＣＯの発振を許
可する発振許可信号１５を出力するフリップフロップ回
路４と、ｖｃｏｓを出力１４から基準信号１５を出力す
るフリップフロップ回路６とから構成される０ Ｐｒ、Ｌ回路２は、基準信号１５とＶＣＯり四ツク信号
２２との位相比較する位相比較器７と、この出力１９に
応じて電流の流入または流出を行うチャージポンプ８と
、この出力電流を電圧に変換するループフィルタ９と、
この出力電圧に応じて発振周期が制御されるＶＣＯＩＯ
と、フリップフロップ回路１１とから構成される〇 マタ、ディジタル／アナログ変換器３は、制御電圧を制
御信号に応じて生成し、ＶＣＯ５゜ＶＣＯ１０の自走発
振周期を制御する。

次に、第１の実施例の作用について説明する。

読み出しデータ１２０立上りで発振許可信号１３を発振
許可にし、この信号によ、６ｖｃｏｓの発振を開始させ
る。ＶＣＯ出力１４により基準信号１５を１パルス出力
したら、そのパルスの立下シで発振許可信号１５を発振
不許可にし、ｖｃｏｓｏ発振を停止させる口このとき、
後で詳しく述べるように、ｖｃｏｓおよびＶＣＯｌｏは
、あらかじめ制御信号１７に応じて、データ転送速度か
ら決まる理想の発振周期に等しい゛周期の自走発振で発
振しているため、基準信号パルス幅は、読み出ししデー
タ速度から決まるクロック信号パルス幅Ｔに等しく、Ｖ
ＣＯｌｏの自走発振周期に等しい。

との基準信号１５とＶＣＯクロック信号２２との位相差
が位相比較器７で検出される。基準信号１５よ、）ＶＣ
Ｏり弯ツク信号２２の位相が進んでいると亀は、位相進
み信号１９ａを出力し、遅れているときは位相遅れ信号
１９）を出力する。

この比較結果からチャージポンプ回路８のチャージ電流
およびディスチャージ電流を制御し、ループフィルタ電
圧２０を生成するｅとの電圧によ１）ＶＣＯｌｏの発振
周期が制御され、読み出しデータに同期したＶＣＯクロ
ック信号が得られる。

ところで、ｖｃｏ　ｓおよびＶＣＯ１０は、発振回路の
自走発振周期（中心周波数）を制御する端子Ｖ、と、こ
の自走発振周期から読み出しデータに同期した周期のＶ
ＣＯクロック信号を出力するように発振周期を制御する
端子ｖ０とを有する０ここで第４図に示すように、ｖ、
　”　７．、とし、自走発振周期ｆ、とし、データ速度
から決まるＶＣＯクロック信号周期をｆ４とする。この
条件では、読み出しデータから同期クロックを出力する
ために制御電圧ｖ０を大きく変化させなければならない
ために、同期引込時間が大きくことになる。

また、ＶＣＯの種類および性能によっては、キャプチャ
レンジおよびロックレンジが足シず、同期不可となる場
合が存在する。また、基準信号周期ｆ、とデータ速度か
ら決まるｖＣＯクロック信号周期ｆ４に差があシ、異な
った周期で位相同期するミスロック状態の発生も起とシ
うる。

このとき、制御信号１７により、ディジタル／アナログ
変換器３から制御電圧１８を予めＶ、±Ｖ１１４とし、
自走発振周期をｆ４とすることで、上記問題を防ぎ、任
意の周期で読み出しデータに同期した位相同期ＶＣＯク
ロック信号を出力することができる。

また、基準信号パルス幅変更の方式としては、第８図中
の基準信号出力回路の遅延素子を、多数の遅延素子のモ
ジエールに置き換え、その多数の遅延素子を、制御信号
１７に応じて適当に切替えるととで達成することもでき
る。

また、基準パルス幅を変更するとと、自走発振周期を変
更することのうち、どちらか一方のみを行ってもよい。

ところで、制御信号１７は、外部ホスト等に有する記憶
回路に記憶されているデータ速度データから外部で生成
することも考えられるが、この場合、外部に専用の記憶
回路および制御信号生成回路あるいはン７トクエア等が
必要となると予想される＠ そこで、本発明の、第２の実施例として、第２図、第５
図、第６図、第７図を参照し、外部ホスト等によらずに
、制御信号を出力する例を示す。

第２図は、本発明の読み出しデータ速度検出方式、およ
び自走発振周期決定手段の一実施例の構成を示し、第５
図は読み出しデータ１２の１セクタフオーマツトの一例
を示し、第６図は速度検出部の記録データの一例を示し
、第７図はその動作波形例を示す。

第２図において、本実施例の読み出しデータの速度検出
手段は、読み出しデータ１２から速度検出部を検出する
検出回路２５と、検出パルス３１から速度検出許可信号
５５を出力するフリップフロップ２５と、読み出しデー
タ１２から速度検出データ５２を出力するフリップ７０
ツブ２４と、速度検出データ３５と速度検出データ３２
との論理積３４を出力するゲート２６と、基準クロック
信号３５を出力する基準クロック回路２８と、論理積３
４と基準クロック信号３５との論理積３６を出力するゲ
ート２７と、入力されるクロック数を計数する計数回路
２９とから構成される口自走発振周期制御手段は、計数
回路２９の計算値出力５７から制御信号１７を出力する
変換テーブル３０で構成される０ 第５図に示すように、記録データのフォーマットは、記
録データの前部に速度検出部を有するものであ）、この
検出部は、第６図に示すように速度検出部を示す固有の
検出データパターンと、ｎビットのデータ＠に相当する
間隔を有する２パターンからなる速度検出信号を有する
０ただしｎは、あらかじめ定めた定数である。

読み出しデータ１２から速度検出部検出回路２３で速度
検出部を示す検出パターンを検出し、検出パルス５１を
出力する。この検出パルス３１により速度検出許可信号
３３を検出許可にする。

次に、速度検出信号から速度検出データ３２を出力する
。そして、速度検出許可信号３３と速度検出データ３２
の論理積３４と、データ速度に対して充分高い周期の基
準クロックとの論理積により出力される計数クロック３
６を、計数回路２９で計数する。その計数値５７から変
換テーブル５７により制御信号１７を出力する・ この制御信号１７は１位相同期回路の自走発振周期を決
定する＠ なお、位相同期回路の自走発振周期を決定するための、
速度検出の方式としては、他の記録方式、検出回路を使
用して達成しても良い。

〔発明の効果〕

本発明によれば、任意の周期で位相同期可能となるため
、読み出しデータにデータ速度が大きく異なるデータが
混在する場合においても、誤動作することなく短時間に
位相同期が可能となる。

また、本発明の読み出しデータ速度検出方法および自走
発振周期決定方法によれば、ホスト側でデータ速度を管
理することなしに制御が可能となるため、システムの構
成が非常に簡単にできる６

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示すブロック図、
第２図は発明の第２実施例の構成を示すブロック図、第
３図は本発明の一実施例の動作倒位相比較器、１０・・
・ＶＣ：０１２５・・・速度検出部検出回路、２９・・
・計数回路、５０・・・変換テーブル。 マットを示す図、第７図は他の発明の実施例の動作を示
す波形図、第８図は本発明の従来技術を示すブロック図
、第９図は従来技術の動作例を示す波形図でおる。 １・・・基準信号出力回路、２・・・ＰＬＬ回路、３・
・・ディジタル／アナログ変換器、５・・・ＶＣｏ、７
・・・第 ３図 第 ７ ０ 第 ５図 芦 ０ 娠九ノぐターン 第 ７図 計物１η） １帆 第 Ｌ２１ 第 ０ ａＪ、！−言号（１９し）

Claims (1)

1. 【特許請求の範囲】 １、任意のデータ速度の、読み出しデータに同期した基
   準信号に、あらかじめ、前記読み出しデータの、データ
   速度より定まる自走発振周期に制御した発振回路の出力
   を、位相同期させることにより行う、読み出しデータへ
   の位相同期方法。 ２、読み出しデータに同期した基準信号を出力する基準
   信号出力回路と、基準信号と発振回路の出力を位相比較
   し、同期クロックを出力するフェーズロックループ（以
   下、ＰＬＬという）を有する位相同期回路であって、上
   記基準信号のパルス幅を読み出しデータ速度に応じて変
   化させる基準パルス幅変更手段と、読み出しデータ速度
   に応じて、上記発振回路の自走周期を変化させる自走発
   振周期変更手段の、２つの手段のうち、すくなくとも１
   つの手段を有することを特徴とする位相同期回路。 ３、ＰＬＬの位相比較用の信号である、読み出しデータ
   に同期した基準信号を出力する基準信号出力回路であっ
   て、その自走発振周期がＰＬＬを構成する発振回路と等
   しく制御される、基準信号のパルス幅を決定する発振回
   路を有することを特徴とする基準信号出力回路。 ４、記録データの前部に速度検出部を設け、該速度検出
   部に記録した速度検出信号から、読み出しデータ速度を
   検出することを特徴とする読み出しデータ速度検出方式
   。 ５、記録データに速度検出部を設け、該速度検出部に記
   録された速度検出信号から、検出した読み出しデータ速
   度により、請求項１記載の読み出しデータ速度より定ま
   る自走発振周期を、制御することを特徴とする自走発振
   周期制御手段。