JPH02202119A - 周波数追跡システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、周波数追跡（ｆｒｅｑｕｅｎｃｙ　ｔｒａｃ
ｋｉｎｇ）システムに関し、より詳細にはパーソナルコ
ンピュータ（ＰＣ）のモニタ等と組合わせて使用される
水平走査周波数パルスに位相ロックするためのシステム
に関する。

［従来の技術］ テレビジョン受信機およびＰＣモニタは一般的に水平お
よび垂直同期パルスと称される水平および垂直走査周波
数パルスによって駆動される。より詳細には、従来のＰ
Ｃモニタシスタムはその周波数が１５．５Ｋｈｚから３
５Ｋｈｚまで変わり得る水平走査同期パルスにロックで
きるようにされている。水平同期パルスに引き込み（ロ
ックイン）を行なうための伝統的な技術は殆んどの普通
のテレビジョン受信機のように位相ロックループ（ＰＬ
Ｌ）を使用するが周波数−電圧変換器を付加する０周波
数−電圧変換器は入力同期パルスの周波数に応じて位相
ロックループの水平電圧制御発振器（ＶＣＯ）の中心レ
ンジを設定する。

［発明が解決しようとする課題］ 従来技術のＰＣモニタシステムにおいては、周波数−電
圧変換器はオープンループモードで動作し、かつｖＣＯ
に対して周波数オフセットを提供するのみであった。こ
のことは、周波数−電圧変換器およびＰＬＬのＶＣＯが
印加された水平同期パルスの全周波数範囲にわたりＰＬ
Ｌがロックすることを保証するために非常に正確でなけ
ればならないことを意味する。ＰＬＬの引き込み範囲は
同期信号の高調波および分数調波により引き起され得る
誤ったロック状態を防止するため比較的狭くなければな
らない。

周波数−電圧変換器とＶＣＯの間のリニアな追跡（トラ
ッキング）および精度を保証するため、従来技術のシス
テムは多くの個別のくディスクリート）の構成要素を用
いかつこれらの構成要素のいくつかの調整を必要とする
。

従って、ＰＣモニタ等に使用するために安定でありかつ
高精度の構成要素を必要としないモノリシック集積回路
に集積可能でありそれにより多数の外部のかつ個別の部
品を必要としない簡単化された周波数追跡システムが必
要となる。

従って、本発明の目的は改良された周波数追跡システム
を提供することにある。

本発明の他の目的は、ある周波数範囲にわたり変化する
水平走査周波数入力信号にロックし得る周波数追跡シス
テムを提供することにある。

本発明のさらに他の目的は、ＰＣモニタのための改良さ
れた水平周波数追跡システムを提供することにある。

本発明のさらに他の目的は、ある周波数範囲にわたり変
化する水平走査周波数の印加パルスに自動的にロックす
る水平周波数追跡システムを提供することにある。

本発明のさらに他の目的は、デジタル回路技術を用いた
閉ループシステムを含む水平走査周波数パルスにロック
するのに適した集積回路を提供することにある。

［課題を解決するための手段および作用］上述のおよび
池の目的に従い、水平周波数パルスにロックしかつ追跡
するためのシステムが提供され、このシステムは該シス
テムに印加される水平同期パルスの周波数の所定の倍数
、Ｘ、で動作するＶＣＯを具備し、ここで該ＶＣＯの出
力は前記乗算数Ｘで分割されかつ位相検波器の１つの入
力に供給されるが、この位相検波器は第２の入力に水平
同期周波数パルスを受ける。該位相検波器は誤差電圧を
発生し、この誤差電圧はＶＣＯに直流誤差電圧を提供す
るなめに利用される。ＶＣＯと位相検波器は伝統的な位
相ロックループを形成する。さらに、ＶＣＯの出力のみ
ならず水平周波数パルスがデジタル周波数追跡部に印加
され、このデジタル周波数追跡部はカウンタおよびデコ
ーダ・ラッチ回路を含みもし印加された同期パルスがＶ
ＣＯの動作周波数に関しあまりにも高すぎるかあるいは
あまりにも低すぎる場合にＶＣＯをＰＬＬのロックアツ
プ範囲内に強制的に移行させるための誤差出力電流信号
を発生する。らし水平同期パルスがＰＬＬのロックアツ
プ範囲内にあればデジタル周波数追跡システムにより何
らの誤差電流信号も生成されない。

［実施例］ 第１図を参照すると、本発明に係わる周波数追跡システ
ム１０の簡略化された回路図が示されている０周波数追
跡（トラッキング）システム１０は入力１２に印加され
る同期パルスにロックしかつ追従するために利用できる
ことが理解されるが、特定的にはシステムｌＯはＰＣモ
ニタ等に供給される水平周波数同期パルス、即ちＨｓｙ
ｎｅ、に追従するために利用される０点線ボックス内に
含まれているシステム１０の構成要素は、例えば、モノ
リシック集積回路における集積注入論理（Ｉ２Ｌ）を用
いて集積回路化するのに適している。

システム１０は、位相検波器１６、ＶＣＯｌ８、分割器
２０および点線ボックス内に含まれたＩＣに外部的に結
合される低域フィルタ２２を具備する伝統的な形式のＰ
ＬＬを含む、ＶＣＯｌ　８は入力１２に印加される水平
同期パルスの周波数のＸ倍で動作する。説明の目的で、
倍数Ｘは３２であるものと仮定するが、任意の正の整数
を用いることができる。従って、ＶＣＯｌ８により生成
される発振信号は入力１２に印加される同期パルスの３
２倍である。ＶＣＯｌ８の出力はデバイダ（分割器）２
０に印加され、該デバイダ２０は発振信号の周波数を前
記倍数Ｘにより除算または分割する０分割された発振信
号は次に出力２０において位相検波器１６の１つの入力
に印加される。明らかに、もし入力１２に供給される水
平同期パルスがデバイダ２０から印加される信号と同じ
周波数であれば位相検波器１６の出力には何らの誤差（
エラー）信号も発生しない、しかしながら、もし位相検
波器１６の２つの入力に印加される信号の周波数が異な
れば、位相検波器の出力にエラー信号が発生し、このエ
ラー信号は端子２４において低域フィルタ２２に印加さ
れた時ＶＣＯ１８の制御入力端子において直流（ＤＣ）
オフセット電圧を生ずる。このＤＣオフセット電圧は次
にＶＣＯｌ８の周波数を同期パルスの周波数の方向に駆
動しそれにより位相ロックループが該同期パルスにロッ
クされるようにする。

システム１０が水平同期パルスとともに動作すべき場合
には、該水平同期パルスの周波数は広い範囲にわたり変
化し得るから、ＶＣＯｌ　８は、ＰＬｌ、のロックイン
が全範囲にわたり起ることを保証するために、入力パル
スの周波数に追従することが必要である。システム１０
はＶＣＯｌ８をデジタル周波数追跡部２６を有する閉ル
ープに置くことにより自動ロックを提供する。

追跡部２６は２分割フリップフロラ１２８を含み、この
フリップフロップ２８は入力１２に供給される水平同期
パルスに対応するクロック入力信号を受ける。追跡部２
６はさらにデジタルカウンタ３０およびデコーダ・ラッ
チ３２を含む、ノード３１に生ずる■ＣＯ出力信号はま
たクロック信号入力としてカウンタ３０に供給され、該
カウンタ３０はデコーダ・ラッチ３２に多重出力を提供
する。フリップフロップ２８はまたデコーダ・ラッチ３
２に図示のごとくイネーブル信号を提供する。

発振器１８は印加された水平同期パルスの任意の所定の
倍数の周波数で動作できるが、以下の説明においては乗
算数Ｘは３２に等しいものと仮定する。従って、発振器
１８は水平周波数Ｈの３２倍で動作する０例えば７段の
デジタルフリップフロップカウンタでよいカウンタ３０
に供給される３２Ｈのクロック信号は発振器の周波数に
関して入力水平同期パルスの周波数を計測するために使
用される。従って、ＶＣＯ１８およびデジタル周波数追
跡部２６はともに組合わされて閉ループシステムを形成
しデジタル技術を用いるＰＬＬ１４のロックアッグ範囲
内に発振器１８の周波数を保持する。

２分割フリップフロップ２８は印加された水平同期パル
スの交互の同期パルス期間に計数しかつ計数結果のデコ
ードができるようにする。これは、第１の水平同期パル
スに応答してカウンタ３０がリセットされかつデコーダ
・ラッチ３２がイネーブルされる。カウンタ３０はその
後次の水平同期パルスが入力１２に現われるまで上方向
に３２回計数することを始める。この時間にカウンタ３
０はディスエーブルされそしてデコーダ・ラッチ３２に
保持されたデータはそのまま保持される０次の同期パル
スにおいてデコーダ・ラッチ３２のデータはＵおよびＤ
出力の一方または他方における電流制御エラー信号を提
供するために利用されるかあるいは先の計数に依存しな
いものとなる。デコーダ・ラッチ３２のデコーダ部は計
数値があまりにも低すぎるか、あまりにも高すぎるかあ
るいはＰＬＬ１４の範囲内にあるかを決定しかつ位相ロ
ックを検出するためプルアップおよびプルダウン電流源
３４および３６を制御する。このようにして、例えば、
もし計数値が高すぎる場合は、発振器１８の動作周波数
が低すぎ、この状態ではプルアップ電流源３４がターン
オンされて端子２４における低域フィルタ２２における
直流電圧の増大を生ずる。これは発振器１８の周波数を
その位相が水平同期パルスの周波数にロックするまで増
大させる。同様に、もし計数値が低すぎる場合は、プル
ダウン電流源３６がイネーブルされ発振器１８への直流
オフセット電圧を減少させそれによりその動作周波数を
低下させる。もし計数値がＰＬＬ１４の引き込み範囲内
にあれば、双方の電流源３４および３６はディスエーブ
ルされる。後に説明するように、ＵおよびＤｔＪ流制御
エラー信号を生成するための情報の転送は交互の水平同
期パルスの開始時に起こりかつカウンタ３０のリセット
の前に生ずる。カウンタ３０は任意の数の計数段を有す
ることができるが、７段とすることにより水平周波数に
おける４〜１の範囲をカバーすることができる。

次に残りの図面〈第２図および第３図）を参照してデジ
タル周波数追跡部２６につき詳細に説明する。２分割フ
リップフロップ２８が３個の直列接続されたＮａｎｄゲ
ート４２．４４および４６と共にフリップフロッグ４０
を含むものとして示されている。端子１２に印加される
水平同期パルスはまたＮａｎｄゲート４２の入力にも印
加される。Ｎａｎｄゲート４６の１つの出力はフリップ
フロップ４０のタロツク入力に結合されており、一方Ｎ
ａｎｄゲート４６の第２の出力は該フリップフロラ１の
第１の真の出力に印加されている。

フリップ７０ツグ４０は、相補出力Ｑ１．Ｑ２およびＱ
を有している。フリップフロップ４０のＱ１出力はＮａ
ｎｄゲート４２の第２の出力にワイヤーアンドされてお
りかつカウンタ３０にリセット信号を供給する。フリッ
プフロップ４０のＱ出力はノード４８においてＮａｎｄ
ゲート５０の入力に接続されており、Ｎａｎｄゲート５
０の入力はノード３１において供給される発振器１８か
らのクロック信号ＣＬＫＩを受ける。

Ｎａｎｄゲート５０の出力はカウンタ３０の第１段にＸ
において結合されており、即ちフリップフロップ５２の
（ＣＬＫ）入力に結合されており、該フリップフロップ
５２のＱ出力はフリップフロッグ５４のＣＬＫ入力に結
合されている。同様にして、フリップフロップ５４，５
６，５８．６０゜６２および６４は各々それらのＣＬＫ
入力が７段のカウンタ３０の前段のフリップフロッグの
Ｑ出力に結合されている。Ｎａｎｄゲート６８の入力に
印加されるリセットパルスはＮａｎｄゲート７０．７２
および７４を通り前述のカウンタ段のそれぞれのりセッ
ト入力に結合されそのＱ出力をゼロにリセットし一方Ｑ
出力は論理１にリセッＩ・される０図示の如く、フリッ
プフロップ５４，５６．５８．６０および６２の出力Ｑ
１はデコーダ・ラッチ３２のデコーダ部のＮａｎｄゲー
ト７６゜７８．８０．８２および８４のそれぞれの入力
に結合されている。Ｎａｎｄゲー・ドア６．７８．８０
および８２の出力はフリップフロップ６２のＱ２出力お
よびフリップフロツ１６４のＱ１出力とともにリード９
０によりワイヤアンドされ、Ｎａｎｄゲー１−９２の入
力につながっている。フリップフロップ５４，５６，５
８．６０および６４のＱ２出力とともにＮａｎｄゲート
８４の１つの出力はリード９４によりＮａｎｄゲート９
６の入力にワイヤアンドされている。Ｎａｎｄゲート９
２および９６の出力はともにワイヤアンドされかつラッ
チフリップフロッグ９８のデータ入力に結合されており
、該ラッチフリップフロッグ９８の真の出力ＱはＮａｎ
ｄゲート１１０の入力に結合されている。カウンタ３０
のフリップフロッグ６４のＱ出力は Ｎａｎｄゲート８８を介しリード１０２により、ラッチ
フリップフロップ１００のデータ入力に結合されている
。クロック信号がＮａｎｄゲート１０４の出力から２つ
のラッチ９８および１００のＣＬＫ入力に供給され、Ｎ
ａｎｄゲート１０４の入力はノード１０６に結合されこ
のノード１０６においてＮａｎｄゲート４６の出力およ
びフリップ７０ツブ４０のＱ２出力がワイヤアンドされ
ている。ラッチ９８のＱ出力がＮａｎｄゲート１０８の
出力とワイヤアンドされＮａｎｄゲート１１０の入力に
結合されている。Ｎａｎｄゲート１１０の入力はラッチ
１００のＱ出力にアンド結合され、一方その出力はＮａ
ｎｄゲート１１２の入力に結合されている。ラッチ１０
０のＱ出力はＮａｎｄゲーｔ−１ｏｓの第２の出力とＮ
ａｎｄゲート１１４の入力にアンド結合され、Ｎａｎｄ
ゲート１１４の出力はＮａｎｄゲート１１６の入力に結
合されている。Ｎａｎｄゲー１−１１２および１１６の
それぞれの出力はそれぞれ電流源３６および３４の制御
を提供する。

第３図に示された波形を参照してデジタル周波数計数部
２６の詳細な説明を行なう、このデジタル計数部は伝統
的なＩ２Ｎ−プロセス製造技術を用いて集積回路化する
ことができる。さらに、以下の説明においては、フリッ
プフロップの各々はそこに印加されるクロック信号のネ
ガティブゴーイングエツジによってトリガされることを
理解すべきである。

入力１２での時間１０における水平同期パルス（１３６
）の開始によりフリップフロップ４０のＣＬ　Ｋ入力に
おいて正極性の同期クロック信号（１３８）が生成され
る。同時に、同じパルスかＮａｎｄゲート４６の出力か
らノード６６に生成される。従って、カウンタ３０のフ
リップフロップカウンタ段の各々はＮａｎｄゲート６８
の入力に印加されるリセットパルス１４０によりリセッ
トされる。カウンタ３０はフリップフロップ４０のＱ出
力が高レベルになるに応じて同期クロックパルス１３８
の負方向への遷移における時間ｔ１にイネーブルされる
。これによりカウンタ３０は発振器１８の周波数のクロ
ックレートで計数を始めることができる。従って、時間
ｔ１およびｔ２の間でカウンタ３０は１水平開期期間の
問計数する１０時間ｔ２において、カウンタ３０は次の
同期クロックパルス１３８が負方向に遷移することに応
答し、この場合フリップフロップ４０のＱ出力が低レベ
ルとなりかつ次の期間の水平同期パルスの間カウンタ３
０をディスエーブルする。カウンタ３０は従って時間ｔ
４までディスエーブルされる。従って、フリップフロツ
ー５４．５６．５８゜６０．６２および６４のＱ出力に
おける計数値は時間ｔ　およびｔ４の間保持される。

カウンタ３０のリセットは時間ｔ２の直前の次の同期パ
ルス１３６に応答しては開始されないが、これはノード
６６が低レベル状態にあるフリップフロップ４０のＱ１
出力により低レベルに保持されているからである。従っ
て、同期パルスのこの交番期間の間、カウンタフリップ
フロップの出力に現われるデータは変化しないであろう
、このデータは、Ｎａｎｄゲート９２および９６により
デコードされるが、それらのアンド結合された出力にお
いてラッチ９８のデータ入力に印加される。

時間ｔ３において、ラッチクロック信号（１４４）が開
始されこれは計数情報をラッチ９８を通して転送する。

同様に、Ｎａｎｄゲート８８の出力に現われるデジタル
情報もまた時間ｔ３においてラッチ１００を通り転送さ
れる。この情報は、発振器１８の周波数が入力１２に印
加される同期パルスの周波数に関して高すぎるかあるい
は低すぎるか否かを表示する。もし発振器１８の周波数
が高すぎる場合には、Ｎａｎｄゲート８８の出力は論理
１であり、かつもし該周波数が低すぎる場合は該ゲート
の出力は論理Ｏであろう。

カウンタ３０の動作は次の通りである。即ち、もし計数
値が所定数より低い場合、例えば３１の場合は、もし発
振器１８が同期パルス周波数の３２倍で動作しておれば
、デコーダのＮａｎｄゲート９２および９６の出力は論
理１であろう、同様に、もし該計数値が３４のように所
定の数より大きければ、２つのデコーダゲートの出力は
また論理１であろう、しかしながら、３１から３４の間
の計数値においては、Ｎａｎｄゲート９２および９６の
出力は論理０である。これは発振器１８の周波数がＰＬ
Ｌ１４のロックアツプ範囲内にあることを示している。

従って、時間ｔ３においては、２つの入力のデータ入力
に現われているデータ情報がそこを通り時間ｔ４の前に
転送され、時間ｔ４においてカウンタ３０はリセットさ
れかつ次の水平同期期間に対する計数が始まる０時間ｔ
３とｔ４との間で、Ｎａｎｄゲート１０８の出力は論理
１であり、これによりラッチ９８および１００が２つの
制御された電流源３４および３６の動作状態をそれに応
じて制御する。従って、もし論１！！！１がラッチ９８
を通り時間ｔ３とｔ４との間で転送されると、これは発
振器１８がＰＬＬ１４のロックイン周波数レンジより低
いかまたは高いかのいずれかを示しているが、論理１が
Ｎａｎｄゲート１１０の入力に印加される。しかしなが
ら、ラッチ１００を通り転送されたデータが同時にＮａ
ｎｄゲート１１０への入力状態を決定する。もし計数値
が高すぎる場合は、ラッチ１００のＱ１出力もまた論理
１であろう、これはＮａｎｄゲート１１０の出力を低下
させ、それによりＮａｎｄゲート１１２の出力を高論理
状態にする。電流源３６は従ってターンオンされノード
２４から電流を引き込み、従って発振器１８の周波数を
強制的に低下させる。ラッチ１００のＱ出力が高レベル
の場合は、そのＱ出力は論理ゼロであり、それによりＮ
ａｎｄゲート１１６の出力をゼロにする。電流源３４は
従ってターンオフされあるいはディスエーブルされる。

逆に、もし計数値が低ければ、ラッチ１００のＱ出力を
通り転送されるデータは論理ゼロであり、それによりＮ
ａｎｄゲート１１２の出力を論理ゼロに調整し、一方Ｎ
ａｎｄゲート１１６の出力は論理１とされる。従って、
電流源３６は非能動状態となり一方電流源３４はターン
オンされて電流を端子２４に供給する０発振器１８の動
作周波数はそれにより増大するであろう、最後に、もし
発振器１８の周波数がＰＬＬ１４のロックアツプ範囲内
にあれば、論理ゼロがラッチ９８を通りｔ３およびｔ４
の間に転送されこの場合Ｎａｎｄゲート８６の出力は低
レベルとなっており、従って論理ゼロをラッチ１００を
通り転送されるようにする。この状態では、ナントゲー
ト１１２および１１６の双方の出力は低レベルとされこ
れにより電流源３４および３６がターンオフされあるい
はディスエーブルされる。

従って、上述に述べたことは、ＰＬＬを含む新規な周波
数トラッキングシステムであり、そこではその発振器が
デジタル周波数計数システムと組合わせて閉ループシス
テムで動作し発振器の周波数がＰＬＬに対し印加された
同期パルスの周波数を追跡することを保証し、この場合
同期パルスの周波数は所定の範囲にわたり変化すること
ができる。デジタル閉ループ追跡または計数部は印加さ
れた同期パルスの交互の期間に計数を行ない、それによ
り同期パルスの第１のものに応答して得られた計数情報
が保持されかつ計数が停止された時次の同期パルスに応
答して一対のラッチに転送される。該ラッチを通り転送
された計数情報は計数値が低ずぎるか、高すぎるかある
いはＰＬＬの範囲内にあるかを決定し発振器周波数をＰ
ＬＩ−のロヅクアップ範囲内に保つため一対の電流源を
制御する。

【図面の簡単な説明】

第１図は、本発明に係わる周波数追跡システムを示す概
略的ブロック回路図、 第２図は、第１図の周波数追跡システムの一部の詳細を
示す論理回路図、そして 第３図は、第２図に示された論理回路の動作を理解する
うえで有用な波形図である。 １０：周波数追跡システム、 １２：同期入力、 １４　：　ＰＬＬ。 １６：位相検波器、 １８　： ２０　： ２２　： ２４　＝ ２６　： ２８　： ３０： ３２： ３４゜ 電圧制御発振器、 デバイダ、 低域フィルタ、 端子、 周波数追跡部、 フリップフロップ、 カウンタ、 デコーダ・ラッチ、 ３６：電流源。

Claims (1)

1. 【特許請求の範囲】 １、その周波数が所定の範囲にわたり変化する印加され
   た入力信号を追跡するための周波数追跡システムであつ
   て、 第１および第２の入力および出力を有する位相検波器を
   含む位相ロックループであつて、前記第１の入力は入力
   信号が印加されるシステムの入力に結合されており、前
   記位相ロックループはさらに制御された発振器、該発振
   器を前記位相検波器の前記第２の入力に結合するための
   周波数デバイダ、そして前記位相検波器の前記出力に結
   合され前記発振器の周波数が印加された入力信号の周波
   数よりも所定量だけより高いかあるいはより低い場合に
   は常に直流制御信号を前記制御された発振器に提供する
   ための低域フィルタを有するもの、そして 前記制御された発振器とともに閉ループを形成し前記発
   振器の周波数をデジタル的に計数しかつ該周波数を前記
   印加された入力信号の周波数と比較しかつ前記発振器の
   周波数が入力信号周波数の所定の周波数範囲外にある時
   は常に前記低域フィルタに誤差信号を提供しそれにより
   前記発振器の周波数が自動的に印加された入力信号の周
   波数を追跡するデジタル周波数カウンタ、 を具備することを特徴とする周波数追跡システム。 ２、前記発振器の周波数は印加された入力信号の周波数
   のＸ倍大きく、ここでＸは正の整数であり、そして 前記周波数デバイダはＸ分割デバイダ回路である、 請求項１に記載のシステム。 ３、前記デジタル周波数カウンタはさらに、印加された
   入力信号の周波数を２で割るための付加的な周波数デバ
   イダ、 前記発振器および印加された入力信号の周波数を分割す
   るための前記付加的な周波数デバイダの出力に結合され
   た入力を有し印加された入力信号の第１の期間の間前記
   発振器の周波数を計数するためのデジタルステージカウ
   ンタ、 前記デジタルステージカウンタ手段に結合され前記計数
   がディスエーブルされている印加された入力信号の次の
   期間の間発振器周波数の計数に対応する計数情報をそこ
   から受けるデコーダおよびラッチであって、該デコーダ
   およびラッチは論理制御出力信号を提供するもの、そし
   て 前記論理制御出力信号に応答し前記発振器に対する前記
   直流制御信号の大きさを制御するための前記エラー信号
   を提供し発振器周波数を入力信号周波数の前記所定の周
   波数範囲内に維持するための電流源、 を具備することを特徴とする請求項２に記載のシステム
   。