RU2226313C2 - Схема фазовой автоподстройки частоты - Google Patents
Схема фазовой автоподстройки частоты Download PDFInfo
- Publication number
- RU2226313C2 RU2226313C2 RU2000127100/09A RU2000127100A RU2226313C2 RU 2226313 C2 RU2226313 C2 RU 2226313C2 RU 2000127100/09 A RU2000127100/09 A RU 2000127100/09A RU 2000127100 A RU2000127100 A RU 2000127100A RU 2226313 C2 RU2226313 C2 RU 2226313C2
- Authority
- RU
- Russia
- Prior art keywords
- signal
- input
- output
- voltage
- trigger
- Prior art date
Links
- 239000000872 buffer Substances 0.000 claims 13
- 230000010355 oscillation Effects 0.000 claims 8
- 230000001934 delay Effects 0.000 claims 2
- 230000002441 reversible effect Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относится к радиотехнике и может быть использовано для формирования тактового сигнала для цифровой обработки видеосигнала от станции телевизионного вещания. Схема ФАПЧ содержит фазовый компаратор, контурный фильтр, управляемый напряжением генератор и счетчик циклов, а также схему окна прогнозирования, которая вырабатывает сигнал HWIN для прогнозирования положений, где возникают сигналы REF, и схему компенсации пропусков, которая обнаруживает потери сигнала REF в сигнале HWIN и генерирует сигнал d.REFX для компенсации потери и сигнал d.VARX для компенсации разности фаз между сигналом сравнения VAR и d.REFX. Технический результат заключается в компенсации пропуска опорного сигнала при его наличии и формирование точного сигнала разности фаз, подаваемого на управляемый генератор для формирования стабильного тактового сигнала. 2 с. и 17 з.п. ф-лы, 20 ил.
Description
Текст описания в факсимильном виде (см. графическую часть).
Claims (21)
1. Схема фазовой автоподстройки частоты (ФАПЧ), содержащая фазовый компаратор для сравнения опорного сигнала и сигнала сравнения для выдачи сигнала, соответствующего разности фаз, контурный фильтр для выдачи управляющего сигнала, соответствующего сигналу с выхода фазового компаратора, управляемый напряжением генератор для выдачи на выход тактового сигнала, соответствующего управляющему напряжению с выхода контурного фильтра, и счетчик циклов для деления частоты тактового сигнала с выхода управляемого напряжением генератора на 1/N, где N - целое число, для подачи ее в качестве сигнала сравнения на фазовый компаратор, причем схема ФАПЧ дополнительно содержит схему окна прогнозирования для выдачи сигнала окна прогнозирования для прогнозирования момента формирования опорного сигнала и схему компенсации пропуска для обнаружения пропуска опорного сигнала в момент выдачи сигнала окна прогнозирования, а также выдачи первого корректирующего сигнала для компенсации пропуска и второго корректирующего сигнала для компенсации разности фаз между сигналом сравнения и первым корректирующим сигналом, при этом фазовый компаратор выдает не только сигнал, соответствующий разности фаз между сигналом сравнения и первым корректирующим сигналом, но и сигнал, соответствующий разности фаз между первым корректирующим сигналом и вторым корректирующим сигналом.
2. Схема ФАПЧ по п.1, отличающаяся тем, что схема компенсации пропуска содержит главным образом измеритель интервала пропуска, предназначенный для измерения интервала пропуска опорного сигнала на основе сигнала окна прогнозирования и сигнала сравнения, и генератор корректирующих сигналов для выдачи первого и второго корректирующих сигналов на основе сигнала окна прогнозирования, опорного сигнала и измеренного значения измерителя интервала пропуска, при этом фазовый компаратор содержит первый D-триггер для приема опорного сигнала в качестве входного сигнала на его тактовом входе и напряжения низкого уровня в качестве входного сигнала на его входе данных, второй D-триггер для приема сигнала сравнения в качестве входного сигнала на его тактовом входе и напряжения высокого уровня в качестве входного сигнала на его входе данных, первый буфер трех состояний для приема сигнала Q-выхода первого D-триггера в качестве входного сигнала для выдачи первого сигнала разности фаз, второй буфер трех состояний для приема сигнала Q-выхода второго D-триггера в качестве входного сигнала для выдачи второго сигнала разности фаз, и схему управления, предназначенную не только для управления первым и вторым буферами трех состояний в активном состоянии в соответствии с инвертированным сигналом с Q-выхода первого D-триггера, но и для управления первым и вторым буферами трех состояний в неактивном состоянии в соответствии с инвертированным сигналом с логической схемы И, основанным на инвертированном сигнале с Q-выхода первого D-триггера и с Q-выхода второго D-триггера, причем первый D-триггер сбрасывается первым корректирующим сигналом, а второй D-триггер устанавливается вторым корректирующим сигналом.
3. Схема ФАПЧ по п.2, отличающаяся тем, что измеритель интервала пропуска снабжен реверсивным счетчиком не только для счета тактовых импульсов с выхода схемы генерирования тактового сигнала, но и для прямого счета в соответствии с сигналом сравнения и обратного счета в соответствии с сигналом окна прогнозирования.
4. Схема ФАПЧ по п.3, отличающаяся тем, что генератор сигналов коррекции содержит декодер для декодирования отсчитанного значения реверсивного счетчика, которое достигло установленного значения, элемент задержки на 1 тактовый импульс для задержки на 1 тактовый импульс выходного сигнала декодера по отношению к тактовому сигналу, выдаваемому со схемы генерирования тактового сигнала, и селектор для поочередного выбора сигнала с выхода декодера и сигнала с выхода элемента задержки на 1 тактовый импульс при каждой выдаче сигнала окна прогнозирования, при этом второй сигнал коррекции выдается соответственно выходному сигналу селектора, сигналу окна прогнозирования и опорному сигналу.
5. Схема ФАПЧ по любому из пп.2-4, отличающаяся тем, что счетчик циклов содержит счетчик для приема первого установленного значения в качестве входного сигнала на его входе данных, отсчета тактовых импульсов с выхода управляемого напряжением генератора и задержки на 1 тактовый импульс выходного сигнала с выхода сквозного переноса для выдачи его в качестве сигнала сравнения и ввода его на вход нагрузки, схему совпадения для выдачи сигнала совпадения, когда отсчитанное значение счетчика совпадает со вторым установленным значением, и элемент задержки для формирования стробирующего управляющего сигнала путем задержки выходного сигнала схемы совпадения на 1 тактовый импульс, при этом фазовый компаратор снабжен третьим D-триггером для приема стробирующего управляющего сигнала в качестве входного сигнала на его тактовом входе и сигнала высокого уровня в качестве входного сигнала на его входе данных, причем схема управления управляет в активном состоянии первым и вторым буферами трех состояний в соответствии с сигналом, являющимся результатом логической операции ИЛИ над инвертированным сигналом с Q-выхода первого D-триггера и с Q-выхода третьего D-триггера.
6. Схема ФАПЧ по любому из пп.2-4, отличающаяся тем, что схема управления содержит инвертор для инвертирования сигнала с Q-выхода первого D-триггера, четвертый D-триггер для приема выходного сигнала инвертора в качестве входного сигнала на его тактовом входе, напряжения высокого уровня в качестве входного сигнала на его входе данных и выдачи сигнала с Q-выхода в качестве стробирующего сигнала для первого и второго буферов трех состояний и логическую схему И-НЕ для инвертирования и выдачи на выходе сигнала, полученного в результате логической операции И над выходным сигналом инвертора и сигналом с Q-выхода второго D-триггера, и первый элемент задержки для задержки выходного сигнала логической схемы И-НЕ на установленный интервал времени Td1 для выдачи на вход сброса четвертого D-триггера.
7. Схема ФАПЧ по п.5, отличающаяся тем, что схема управления содержит инвертор для инвертирования сигнала с Q-выхода первого D-триггера, логическую схему ИЛИ для выдачи сигнала, полученного в результате логической операции ИЛИ над выходным сигналом инвертора и сигналом с Q-выхода третьего D-триггера, четвертый D-триггер для приема выходного сигнала логической схемы ИЛИ в качестве входного сигнала на его тактовом входе, напряжения высокого уровня в качестве входного сигнала на его входе данных и выдачи сигнала с Q-выхода в качестве стробирующего сигнала для первого и второго буферов трех состояний, и логическую схему И-НЕ для инвертирования и выдачи на выходе сигнала, полученного в результате логической операции И над выходным сигналом инвертора и сигналом с Q-выхода второго D-триггера, и первый элемент задержки для задержки выходного сигнала логической схемы И-НЕ на установленный интервал времени Td1 для выдачи на вход сброса четвертого D-триггера.
8. Схема ФАПЧ по п.6, отличающаяся тем, что схема управления содержит второй элемент задержки для задержки выходного сигнала первого элемента задержки на установленный интервал времени Td2 для выдачи на вход сброса первого D-триггера и для выдачи на вход сброса второго D-триггера через логическую схему И, причем первый корректирующий сигнал вводится на другой вход логической схемы И.
9. Схема ФАПЧ по п.7, отличающаяся тем, что схема управления содержит второй элемент задержки для задержки выходного сигнала первого элемента задержки на установленный интервал времени Td2 для выдачи на вход установки первого D-триггера и на вход сброса второго D-триггера, причем первый корректирующий сигнал вводится на другой вход логической схемы И.
10. Схема ФАПЧ по любому из пп.2-4, 7-9, отличающаяся тем, что контурный фильтр содержит полностью интегральный контурный фильтр с операционным усилителем, при этом первый сигнал разности фаз и второй сигнал разности фаз вводятся на один вход операционного усилителя, поделенные напряжения опорного напряжения высокого уровня и опорного напряжения низкого уровня вводятся на другой вход, а с выхода операционного усилителя выдается управляющее напряжение, подаваемое на управляемый напряжением генератор, при этом если первый сигнал разности фаз и второй сигнал разности фаз имеют высокий уровень или низкий уровень, то на управляемый напряжением генератор выдается управляющий сигнал для снижения или увеличения частоты колебаний, а если любой один из первого сигнала разности фаз и второго сигнала разности фаз имеет высокий уровень или низкий уровень или оба имеют высокий импеданс, то на управляемый напряжением генератор выдается управляющее напряжение для поддержания частоты колебаний.
11. Схема ФАПЧ по п.5, отличающаяся тем, что контурный фильтр содержит полностью интегральный контурный фильтр с операционным усилителем, при этом полностью интегральный контурный фильтр выполнен так, что первый сигнал разности фаз и второй сигнал разности фаз вводятся на один вход, поделенные напряжения опорного напряжения высокого уровня и опорного напряжения низкого уровня вводятся на другой вход, а с выхода выдается управляющее напряжение, подаваемое на управляемый напряжением генератор, при этом, если первый сигнал разности фаз и второй сигнал разности фаз имеют высокий уровень или низкий уровень, то на управляемый напряжением генератор выдается управляющий сигнал для снижения или увеличения частоты колебаний, а если любой один из первого сигнала разности фаз и второго сигнала разности фаз имеет высокий уровень или низкий уровень или оба имеют высокий импеданс, то на управляемый напряжением генератор выдается управляющее напряжение для поддержания частоты колебаний.
12. Схема ФАПЧ по п.6, отличающаяся тем, что контурный фильтр содержит полностью интегральный контурный фильтр с операционным усилителем, при этом полностью интегральный контурный фильтр выполнен таким образом, что первый сигнал разности фаз и второй сигнал разности фаз вводятся на один вход, поделенные напряжения опорного напряжения высокого уровня и опорного напряжения низкого уровня вводятся на другой вход, а с выхода выдается управляющее напряжение, подаваемое на управляемый напряжением генератор, при этом, если первый сигнал разности фаз и второй сигнал разности фаз имеют высокий уровень или низкий уровень, то на управляемый напряжение генератор выдается управляющий сигнал для снижения или увеличения частоты колебаний, а если любой один из первого сигнала разности фаз и второго сигнала разности фаз имеет высокий уровень или низкий уровень или оба имеют высокий импеданс, то на управляемый напряжением генератор выдается управляющее напряжение для поддержания частоты колебаний.
13. Схема ФАПЧ, содержащая фазовый компаратор для сравнения опорного сигнала и сигнала сравнения для выдачи сигнала, соответствующего разности фаз, контурный фильтр для выдачи управляющего напряжения, соответствующего сигналу с выхода фазового компаратора, управляемый напряжением генератор для выдачи на выход тактового сигнала, соответствующего управляющему напряжению с выхода контурного фильтра, и счетчик циклов для деления частоты тактового сигнала с выхода управляемого напряжением генератора на 1/N, где N - целое число, для подачи ее в качестве сигнала сравнения на фазовый компаратор, причем схема ФАПЧ дополнительно содержит схему генерирования стробирующего управляющего сигнала, предназначенную для генерирования стробирующего управляющего сигнала, фаза которого опережает фазу сигнала сравнения на 1 тактовый импульс, и буфер трех состояний, которым снабжен фазовый компаратор и который может не только выдавать сигналы трех различных состояний, соответствующих разности фаз между опорным сигналом и сигналом сравнения, но и управляться в активном состоянии в соответствии со стробирующим управляющим сигналом.
14. Схема ФАПЧ по п.13, отличающаяся тем, что фазовый компаратор содержит первый D-триггер для приема опорного тактового сигнала в качестве входного сигнала на его тактовом входе и напряжения низкого уровня в качестве входного сигнала на его входе данных, второй D-триггер для приема сигнала сравнения в качестве входного сигнала на его тактовом входе и напряжения высокого уровня в качестве входного сигнала на его входе данных, третий D-триггер для приема стробирующего управляющего сигнала в качестве входного сигнала на его тактовом входе и напряжения высокого уровня в качестве входного сигнала на его входе данных, первый буфер трех состояний для приема сигнала Q-выхода первого D-триггера в качестве входного сигнала для выдачи первого сигнала разности фаз (сигнала трех состояний), второй буфер трех состояний для приема сигнала Q-выхода первого D-триггера в качестве входного сигнала для выдачи второго сигнала разности фаз (сигнала трех состояний) и схему управления для управления первым и вторым буферами трех состояний в активном состоянии в соответствии с сигналом, являющимся результатом логической операции ИЛИ над инвертированным сигналом Q-выхода первого D-триггера и сигнала Q-выхода третьего D-триггера, а также для управления первым и вторым буферами трех состояний в неактивном состоянии в соответствии с сигналом, полученным инвертированием сигнала, являющегося результатом логической операции И над инвертированным сигналом Q-выхода первого D-триггера и сигналом Q-выхода второго D-триггера.
15. Схема ФАПЧ по п.14, отличающаяся тем, что схема управления содержит инвертор для инвертирования сигнала с Q-выхода первого D-триггера, логическую схему ИЛИ для выдачи сигнала, являющегося результатом логической операции ИЛИ над выходным сигналом инвертора и сигналом с Q-выхода третьего D-триггера, четвертый D-триггер для приема выходного сигнала логической схемы ИЛИ в качестве входного сигнала на его тактовом входе, напряжения высокого уровня в качестве входного сигнала на его входе данных и выдачи сигнала с Q-выхода в качестве стробирующего управляющего сигнала на первый и второй буферы трех состояний, логическую схему И-НЕ для инвертирования на выходе сигнала, являющегося результатом логической операции И над выходным сигналом инвертора и сигналом с Q-выхода второго D-триггера, и первый элемент задержки для задержки выходного сигнала с логической схемы И-НЕ на установленное время t1 для выдачи на вход сброса четвертого D-триггера.
16. Схема ФАПЧ по п.15, отличающаяся тем, что схема управления содержит второй элемент задержки для задержки выходного сигнала первого элемента задержки на установленное время t2 для выдачи на вход установки первого D-триггера и на входы сброса второго и третьего D-триггеров.
17. Схема ФАПЧ по п.14, или 15, или 16, отличающаяся тем, что контурный фильтр содержит полностью интегральный контурный фильтр, включающий в себя операционный усилитель, при этом операционный усилитель принимает первый сигнал разности фаз и второй сигнал разности фаз в качестве входных сигналов на одном входе и разделенных напряжений опорного напряжения высокого уровня и опорного напряжения низкого уровня в качестве входных сигналов на другом входе и выдает управляющее напряжение на управляемый напряжением генератор, при этом когда первый и второй сигналы разности фаз находятся на высоком или на низком уровне, на управляемый напряжением генератор выдается управляющее напряжение для снижения или для увеличения частоты колебаний; когда один из первого и второго сигналов разности фаз находится на высоком уровне, а другой - на низком уровне или оба имеют высокий импеданс, то на управляемый напряжением генератор выдается управляющее напряжение для поддержания частоты колебаний.
18. Схема ФАПЧ по п.13, или 14 или 15, или 16, отличающаяся тем, что счетчик циклов содержит счетчик для отсчета тактового сигнала, выданного с управляемого напряжением генератора, первую схему совпадения для выдачи сигнала сравнения, получаемого путем деления частоты тактового сигнала на 1/N, если отсчитанное значение счетчика совпадает с установленным значением N, и для выдачи сигнала сравнения на вход сброса счетчика и вторую схему совпадения для выдачи стробирующего управляющего сигнала, получаемого путем деления частоты тактового сигнала на N, если отсчитанное значение счетчика совпадает с установленным значением (N-1), причем счетчик циклов содержит схему генерации стробирующего управляющего сигнала.
19. Схема ФАПЧ по п.17, отличающаяся тем, что счетчик циклов содержит счетчик для отсчета тактового сигнала, выданного с управляемого напряжением генератора, первую схему совпадения для выдачи сигнала сравнения, получаемого путем деления частоты тактового сигнала на 1/N, если отсчитанное значение счетчика совпадает с установленным значением N, и для выдачи сигнала сравнения на вход сброса счетчика и вторую схему совпадения для выдачи стробирующего управляющего сигнала, получаемого путем деления частоты тактового сигнала на 1/N, причем счетчик циклов содержит схему генерации стробирующего управляющего сигнала.
Приоритет по пунктам:
31.03.1998 по пп.13-19;
10.11.1998 по пп.1-12.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10/105396 | 1998-03-31 | ||
| JP10539698 | 1998-03-31 | ||
| JP31963898A JP3823571B2 (ja) | 1998-11-10 | 1998-11-10 | 位相同期ループ回路 |
| JP10/319638 | 1998-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2000127100A RU2000127100A (ru) | 2003-01-10 |
| RU2226313C2 true RU2226313C2 (ru) | 2004-03-27 |
Family
ID=26445692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2000127100/09A RU2226313C2 (ru) | 1998-03-31 | 1999-03-31 | Схема фазовой автоподстройки частоты |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6313709B1 (ru) |
| EP (1) | EP1076416B1 (ru) |
| KR (1) | KR100574853B1 (ru) |
| CN (1) | CN1164038C (ru) |
| AU (1) | AU751976B2 (ru) |
| CA (1) | CA2326519A1 (ru) |
| DE (1) | DE69928520T2 (ru) |
| ES (1) | ES2251186T3 (ru) |
| RU (1) | RU2226313C2 (ru) |
| TW (1) | TW538597B (ru) |
| WO (1) | WO1999052215A1 (ru) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7421633B2 (en) * | 2005-03-21 | 2008-09-02 | Texas Instruments Incorporated | Controller receiving combined TMS/TDI and suppyling separate TMS and TDI |
| DE19857040C2 (de) * | 1998-12-10 | 2000-12-21 | Siemens Ag | Verfahren zur Detekton und Korrektur von Nichtlinearitäten hochfrequenter, spannungsgesteuerter Oszillatoren |
| US7279938B1 (en) | 2004-01-05 | 2007-10-09 | Integrated Device Technology, Inc. | Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein |
| US7109760B1 (en) * | 2004-01-05 | 2006-09-19 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles |
| CN1309169C (zh) * | 2004-10-27 | 2007-04-04 | 中兴通讯股份有限公司 | 一种多路时钟检测装置 |
| CN100401657C (zh) * | 2005-01-26 | 2008-07-09 | 中兴通讯股份有限公司 | 基于ip的个人手持机系统中实现网络同步的装置 |
| US7260494B2 (en) * | 2005-02-11 | 2007-08-21 | International Business Machines Corporation | Eclipz wiretest for differential clock/oscillator signals |
| KR100869227B1 (ko) | 2007-04-04 | 2008-11-18 | 삼성전자주식회사 | 프리 캘리브레이션 모드를 가진 위상동기루프 회로 및위상동기루프 회로의 프리 캘리브레이션 방법 |
| DE102008011845A1 (de) * | 2007-09-21 | 2009-04-02 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Vorrichtung zur Taktrückgewinnung |
| CN101615906B (zh) * | 2008-10-28 | 2012-10-03 | 东莞理工学院 | 一种时钟同步数字锁相方法和装置 |
| CN108318738B (zh) * | 2018-01-26 | 2020-06-12 | 上海交通大学 | 一种无线电能传输系统的相位检测电路以及参数信息检测方法 |
| WO2020031330A1 (ja) * | 2018-08-09 | 2020-02-13 | オリンパス株式会社 | 半導体集積回路 |
| WO2020186383A1 (zh) * | 2019-03-15 | 2020-09-24 | 深圳市汇顶科技股份有限公司 | 校正电路以及相关信号处理电路及芯片 |
| CN111865301B (zh) * | 2019-04-27 | 2024-05-03 | 张伟林 | 时滞型vco的同步补偿电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548821A (en) * | 1978-10-04 | 1980-04-08 | Nec Corp | Phase synchronous circuit |
| JPH01151822A (ja) * | 1987-12-09 | 1989-06-14 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
| CA1301261C (en) * | 1988-04-27 | 1992-05-19 | Wayne D. Grover | Method and apparatus for clock distribution and for distributed clock synchronization |
| JPH02162834A (ja) * | 1988-12-15 | 1990-06-22 | Fujitsu Ltd | Ｐｌｌ回路 |
| JP2692394B2 (ja) * | 1991-01-29 | 1997-12-17 | 日本電気株式会社 | 位相周波数比較器 |
| JP2647283B2 (ja) * | 1991-05-31 | 1997-08-27 | 沖電気工業株式会社 | Ｐｌｌ回路 |
| JPH0712857A (ja) * | 1993-02-18 | 1995-01-17 | Tokai Rika Co Ltd | モータ電流検出回路 |
| JPH08172546A (ja) * | 1994-12-20 | 1996-07-02 | Fujitsu General Ltd | 同期信号補正回路 |
| JPH1056581A (ja) * | 1996-08-13 | 1998-02-24 | Fujitsu General Ltd | 表示装置用のｐｌｌ回路 |
| US5847614A (en) * | 1996-11-15 | 1998-12-08 | Analog Devices, Inc. | Low power charge pump |
-
1999
- 1999-03-30 TW TW088104996A patent/TW538597B/zh not_active IP Right Cessation
- 1999-03-31 CA CA002326519A patent/CA2326519A1/en not_active Abandoned
- 1999-03-31 WO PCT/JP1999/001653 patent/WO1999052215A1/ja active IP Right Grant
- 1999-03-31 AU AU30534/99A patent/AU751976B2/en not_active Ceased
- 1999-03-31 KR KR1020007010808A patent/KR100574853B1/ko not_active IP Right Cessation
- 1999-03-31 CN CNB998057029A patent/CN1164038C/zh not_active Expired - Fee Related
- 1999-03-31 ES ES99912054T patent/ES2251186T3/es not_active Expired - Lifetime
- 1999-03-31 EP EP99912054A patent/EP1076416B1/en not_active Expired - Lifetime
- 1999-03-31 RU RU2000127100/09A patent/RU2226313C2/ru not_active IP Right Cessation
- 1999-03-31 DE DE69928520T patent/DE69928520T2/de not_active Expired - Lifetime
- 1999-03-31 US US09/647,235 patent/US6313709B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69928520T2 (de) | 2006-06-14 |
| EP1076416B1 (en) | 2005-11-23 |
| CA2326519A1 (en) | 1999-10-14 |
| TW538597B (en) | 2003-06-21 |
| AU751976B2 (en) | 2002-09-05 |
| KR20010042270A (ko) | 2001-05-25 |
| CN1164038C (zh) | 2004-08-25 |
| AU3053499A (en) | 1999-10-25 |
| WO1999052215A1 (fr) | 1999-10-14 |
| US6313709B1 (en) | 2001-11-06 |
| EP1076416A1 (en) | 2001-02-14 |
| CN1299535A (zh) | 2001-06-13 |
| KR100574853B1 (ko) | 2006-04-28 |
| EP1076416A4 (en) | 2004-05-12 |
| DE69928520D1 (de) | 2005-12-29 |
| ES2251186T3 (es) | 2006-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2226313C2 (ru) | Схема фазовой автоподстройки частоты | |
| US4857866A (en) | Phase-locked loop having elongated time for charge and discharge | |
| US4922141A (en) | Phase-locked loop delay line | |
| US7567101B2 (en) | Digital PLL circuit | |
| US5963059A (en) | Phase frequency detector having reduced blind spot | |
| US4567448A (en) | Variable frequency oscillator | |
| KR19990045686A (ko) | 위상 동기 루프 회로 | |
| US6496554B1 (en) | Phase lock detection circuit for phase-locked loop circuit | |
| JP2006119123A (ja) | 位相差検出装置 | |
| JPH04506735A (ja) | 周波数ステアリング機能を有する２状態位相検波器 | |
| KR960001075B1 (ko) | 위상 검출기 | |
| RU2000127100A (ru) | Схема фазовой автоподстройки частоты | |
| EP0952669A1 (en) | Phase comparison circuit | |
| US5592110A (en) | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal | |
| JPH06216767A (ja) | 安定化位相弁別器を備えるフェーズロックドループ用回路 | |
| US6653876B2 (en) | Method and apparatus for synthesizing a clock signal using a compact and low power delay locked loop (DLL) | |
| US4573175A (en) | Variable digital frequency generator with value storage | |
| US4876518A (en) | Frequency tracking system | |
| Zhang et al. | A fast-locking digital DLL with a high resolution time-to-digital converter | |
| KR950001441B1 (ko) | 자동 주파수 제어회로 | |
| KR100663329B1 (ko) | 주파수 체배기 | |
| US11533058B2 (en) | Digital phase-frequency detector with split control loops for low jitter and fast locking | |
| US6801094B2 (en) | Phase comparator | |
| US20120286840A1 (en) | Delay generator | |
| USRE34317E (en) | Variable frequency oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050401 |