KR950001441B1 - 자동 주파수 제어회로 - Google Patents

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Abstract

내용없음.

Description

자동 주파수 제어회로
제1도는 본 발명의 실시예에 따른 회로를 도시한 블럭도.
제2a~i도는 제1도에 도시된 회로의 동작을 보여주는 타이밍 차트.
제3도는 종래의 자동 주파수 제어회로를 도시한 블럭도.
제4a~e도는 제3도에 도시된 회로의 동작을 보여주는 타이밍 차트.
제5도는 종래의 우수/기수 필드 판별회로를 도시한 블럭도.
제6a~g도는 제5도에 도시된 회로의 동작을 보여주는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
11 : 위상 비교기 12 : 저역 필터
13 : 전압 제어 발진기 14 : 1/8주파수 분할기
15 : NOR회로 21, 22, 24 : 플립플롭
23 : AND회로
본 발명은 자동 주파수 제어회로, 더 특정하게는 텔레비젼과 같은 것들을 위한 수평 동기신호의 자동 주파수 제어회로에 관한 것이다.
종래의 기술에서, 텔레비젼 신호의 수평 동기신호용 자동 주파수 제어회로 및 스캐닝 프레임에 있어서의 우수/기수 필드 판별회로는 각각 독립적인 회로들에 의해 구성된다.
제3도에 도시된 것과 같이 종래의 자동 주파수 제어회로(3)에서 수평 동기신호 입력 IH에 위상 동기된 위상 동기 루프(PLL)은 위상 비교기(31), 저역 필터(LPF)(32), 및 수평 동기신호 주파수와 같은 주파수를 갖는 전압 제어 발진기(VCO)(33)으로 구성되어 있다.
종래의 자동 주파수 제어회로의 동작은 아래에서 기술될 것이다.
제4도 a 내지 e는 종래의 자동 주파수 제어회로(3)의 동작을 보여주는 타이밍 차트이다.
수평 입력신호 IH(제4도 a)에 동기된 VCO(33)으로부터의 출력(제4도 b)는 저항기와 캐패시터로 구성된 지연회로(34)에 의해 지연되어 신호(제4도 c)를 얻고, 이 신호는 인버터(35)에 의해 반전되어 지연된 신호를 발생시킨다(제4도 d). 상기 지연된 신호와 전압 제어 발진기(33)의 출력 사이의 논리적 NOR는 NAND게이트(36)에 의해 계산되어 수평 동기신호 출력 OH를 발생시킨다(제4도 e).
상술한 바와 같이, 잡음이 약 전계 또는 신호가 누락된 부분에서의 입력신호에 혼합되어 있을 때, 이 신호는 안정적인 신호를 출력하도록 정정된다.
제5도에 도시된 것과 같이, 종래의 우수/기수 필드 판별회로(4)는 계수기(41), 디코더(42), 플립플롭(43,44) 및 판별기(45)로 구성되어 있다.
종래의 우수/기수 필드 판별회로(4)의 동작은 아래에 기술될 것이다.
제6도 a 내지 g는 제5도에 도시된 회로의 동작을 보여주는 타이밍 차트이다.
이 회로에서, 수평 동기신호 출력 H, 계수치를 위한 디코더(42)로 부터의 출력, 상기 수평 동기신호(제6도 a)에 위상 동기된 타이밍 T1(제6도 c) 및 타이밍 T1의 1/2기간만큼 이동된 타이밍 T2(제6도 d)의 ON타이밍으로부터 클럭 CK의 수를 계수하기 위한 계수기(41)에 의해 수직 동기신호(제6도 b)를 위한 두개의 입력 타이밍 신호가 발생된다.
상기 수평 동기신호 H와 상기 수직 동기신호 V사이의 위상 관계는 타이밍 T1 및 T2에 플립플롭(43 및 44)에 의해 래치된 수직 동기신호 V로부터 취출된 수직 타이밍 신호및(제6도 e 및 f)의 순서로 분별기(45)에 의해 결정되고, 판별기(45)는 수직 동기신호에 의해 발생된 필드가 우수 필드인지 또는 기수 필드인지를 결정하기 위한 판별 출력(제6도 g)을 출력한다.
예를 들면, 스캐닝 필드가 우수 필드일 때, 수평 동기신호 H와 수직 동기신호 V사이의 위상관계는 제6도 b의 직선에 의해 표시된 관계가 되고, 상기 수직 동기신호 V는 타이밍 T1 및 T2의 순서로 입력된다. 따라서, 수직 타이밍 신호및는 상기 순서로 출력된다.
이에 비하여, 스캐닝 필드가 기수 필드일 때, 수평 동기신호 H와 수직 동기신호 V의 관계는 제6도 b에 점선으로 표시된 관계가 되고, 수직 동기신호 V는 타이밍 T2 및 T1의 순서로 입력된다. 따라서, 수직 타이밍 신호및는 상기 순서로 출력된다.
판별기(45)는 수직 타이밍 신호및의 순서로 판별 출력 F의 값을 결정한다.
상기 종래의 자동 주파수 제어회로가 스캐닝 프레임에 있어서 우수/기수 필드 판별회로에 독립적이기 때문에, 상기 우수/기수 필드 판별회로에 수직 동기신호를 공급하기 위하여 타이밍 신호를 발생시키기 위한 고감도 클럭, 상기 클럭 수를 계수하기 위한 계수기, 및 타이밍 신호를 계수기의 계수치에서 빼기 위한 디코더가 불리하게도 요구된다.
상기 자동 주파수 제어회로는 상기 PLL의 VCO에서 50%의 듀티 사이클을 갖는 출력에서 약 7.4% 듀티 사이클을 갖는 수평 동기신호를 발생시키기 위하여 저항기와 캐패시터로 구성되는 지연회로를 요구한다. 그러나, 상기 저항기와 캐패시터가 반도체 집적회로에 채택될 때, 상기 듀티 사이클은 상기 저항기와 캐패시터에 의해 차지되는 큰 면적, 전원 전압의 변화, 및 소자들의 불균등성으로 인해 불리하게 변해버린다.
다수의 회로소자들이 제거될 수 있는 자동 주파수 제어회로를 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 상기 자동 주파수 제어 회로가 반도체 집적회로에 채택될 때, 차지하는 면적을 상당히 감소시킬 수 있는 자동 주파수 제어회로를 제공하는 것이다.
본 발명의 또 다른 목적은 전원 전압과 소자들의 불균등성에 의해 야기된 듀티 사이클에 있어서의 변화를 억제하기 위한 자동 주파수 제어회로를 제공하는 것이다.
본 발명의 상기 목적들을 달성하기 위하여, 제어 전압을 발생시키기 위하여 상기 수평 동기신호와 위상 동기신호의 위상과 텔레비젼용 수평 동기신호의 입력 신호의 위상을 비교하기 위한 위상 비교기, 상기 제어 전압에 의해 제어되는 주파수를 갖는 전압 제어 발진기 신호를 출력하기 위한 전압 제어 발진기, 상기 전압 제어 발진기 신호의 주파수를 분할하여 중간 주파수 분할비 신호와 최종 주파수 분할비 출력으로 기능하는 상기 위상 동기신호를 출력하기 위한 주파수 분할기, 상기 위상 동기신호, 상기 중간 주파수 분할비 신호, 및 상기 전압 제어 발진기 신호를 논리적으로 처리하여 상기 수평 동기신호와 위상 동기된 수평 동기신호를 출력하기 위한 디코더, 및 텔레비젼용 수직 동기신호의 상승 구간에서 트리거되며 상기 위상 동기신호를 래치시켜서 우수/기수 필드 판별 출력을 발생시키기 위한 판별기를 포함하는 자동 주파수 제어회로가 제공된다.
본 발명의 실시예는 첨부된 도면들을 참조하여 아래에 기술될 것이다.
제1도는 본 발명의 실시예를 도시하고 있다.
제1도에 도시된 것처럼, 본 발명의 자동 주파수 제어회로는 위상 동기회로(1)과 우수/기수 필드 판별회로(2)에 의해 구성되어 있다.
상기 위상 동기회로(1)은 위상 비교기(11), 저역 필터(LPF)(12), 전압 제어 발진기(VCO)(13), 1/8주파수 분할기(14), 및 NOR회로(15)에 의해 구성되어 있다.
상기 VCO(13)은 수평 동기신호 주파수의 8배의 주파수로 발진하여 VCO신호 Y를 출력한다.
상기 1/8주파수 분할기(14)는 VCO신호 Y를 분할하여 1/2 및 1/4주파수 분할비 신호 A 및 B, 그리고 1/8주파수 위상 동기된 신호 C등 중간 신호들을 출력한다.
상기 NOR게이트(15)는 위상 동기된 수평 동기신호 OH를 출력하기 위하여 VCO신호 Y, 중간 주파수 분할비 신호 A와 B, 및 위상 동기된 신호 C사이의 논리적 NOR를 계산하기 위한 디코더이다.
우수/기수 필드 판별회로(2)는 플립플롭(21,22,24)와 AND회로(23)에 의해 구성되어 있다.
이 실시예의 동작이 아래에 기술될 것이다.
제2도 a 내지 제2도 i는 제1도에 도시된 실시예 회로의 타이밍 차트이다.
수평 동기신호 입력 IH가 ＂H＂레벨인 동안, 상기 위상 동기회로(1)은 제어 전압을 발생시키기 위하여 수평 동기신호 입력 IH의 위상을 주파수 분할기(14)로부터의 1/8주파수 출력으로 기능하는 상기 위상 동기신호 C의 위상과 비교한다.
상기 제어 전압은 VCO(13)의 발진 주파수를 제어하기 위하여 저역 필터(12)를 통하여 상기 VCO(13)에 입력된다.
만약 발진 주파수가 제2도 e에 도시된 것처럼 상기 제어 전압에 비례한다면, VCO(13)은 상기 위상 동기신호 C의 하강 구간에 대응하기 위하여 수평 동기신호 입력 IH(제2도 a)를 ＂H＂레벨로 지정하는 기간동안 센터 타이밍에 동기된다.
제2도 b에 도시된 전압 제어 발진기 신호 Y, 제2도 c와 제2도 d에 도시되어 있고 1/8주파수 분할기(14)로 부터의 출력으로 기능하는 1/2 및 1/4주파수 분할비 신호 A와B, 및 제2도 e에 도시된 1/8주파수 위상 동기신호 C는 NOR회로(15)에 입력되어 그것들 사이의 논리적 NOR가 계산된다. 출력은 약 4㎲의 펄스 폭을 가지며 외부 회로로부XJ 입력된 수평 동기신호 입력 IH와 위상 동기된 위상 동기 수평 동기신호 OH(제2도 f)가 된다.
상기 위상 동기 수평 동기신호 OH는 외부 회로로부터 입력된 상기 수평 동기신호 입력 IH가 잡음의 혼입 또는 신호 결손등에 기인하여 질이 떨어질 때라EH 안정적인 동기신호로서 출력된다.
수평 동기신호 IH와 수직 동기신호 V의 위상 관계는 아래에서 기술될 것이다. 즉, 제2도 g에 도시된 것처럼, 실선으로 표시된 우수필드에서 수직 동기신호 V의 상승 구간의 타이밍은 수평 동기신호 IH의 상승구간의 타이밍에 대응하고, 점선으로 표시된 기수 필드에서 수직 동기신호 V의 상승 구간의 타이밍은 수평 동기신호 IH기간의 중간 타이밍에 대응한다.
상기 수직 동기신호 V의 상승 구간은 1/8주파수 분할기(14)의 1/4주파수 분할비 신호 B를 사용하고 플립플롭(21,22)에 의해 클럭으로 하여 취출된다. 그후, 상기 취출된 수직 동기신호 V의 상승 구간과 제2도 h에 도시된 1/4주파수 분할비 신호 B의 상승 구간사이의 논리적 AND인 판별 클럭 D는 AND회로(23)에서 발생된다. 즉, 판별 클럭 발생기는 플립플롭(21,22)와 AND회로(23)으로 구성된다. 이 경우, AND회로(23)은 우수 필드에서 제2도 h의 실선으로 표시된 판별 클럭 D를 발생시키기 위하여 제2도 g의 실선으로 표시된 수직 동기신호 V를 래치하고, 기수 필드에서 제2도 h의 점선으로 표시된 판별 클럭 D를 발생시키기 위하여 제2도 g의 점선으로 표시된 수직 동기신호 V를 래치한다.
제2도 i에 도시된 것처럼, 1/8주파수 위상 동기신호 C가 판별 클럭 D의 타이밍에 플립플롭(24)에 의해 래치될 때 판별 출력 F는 우수 필드에서 실선으로 도시된 ＂L＂레벨로 가고, 기수 필드에서 점선으로 표시된 ＂H＂레벨로 간다. 따라서, 우수 및 기수 필드의 판별은 쉽게 행해질 수 있다.
본 발명의 실시예는 위에 기술되어 있다. 본 발명은 위의 실시예에 제한되지 않으며, 본 발명의 다양한 개선들이 있을 수 있다.
예를 들면, 1/8주파수 분할기가 주파수 분할기로 사용되지만, 주파수 분할비는 8에 국한되지 않고, 약 4.7㎲의 값을 갖는 위상 동기 수평 동기신호의 펄스 폭을 얻을 수 있는 분할비는 본 발명의 정신과 범위를 벗어나지 않고도 상기 주파수 분할기의 주파수 분할비로 적용될 수 있다.
상술한 대로, 본 발명에 따라 상기 자동 주파수 제어회로가 우수/기수 필드 판별 기능을 스캐닝 프레임에 포함하기 때문에, 타이밍 신호를 발생기키기 위한 고감도의 클럭, 타이밍 신호의 수를 계수하기 위한 계수기, 및 상기 계수기의 계수치로부터 타이밍 신호를 취출하기 위한 디코더는 필요치 않다. 따라서 소자의 수는 상당히 감소될 수 있다.
PLL의 VCO는 수평 동기신호보다 더 큰 주파수를 갖는 출력을 발진하고, 낮은 듀티 사이클을 갖는 위상 동기 수평 동기신호는 상기 출력으로부터 직접 취출된다. 따라서 저항기와 캐패시터로 구성된 지연회로는 필요치 않다.
따라서, 상기 자동 주파수 제어회로가 반도체 집적회로에 채택될 때, 상기 자동 주파수 제어회로용 면적은 상당히 감소될 수 있다. 이에 더하여, 전원 전압의 변화와 소자들의 불균등성으로 인한 듀티 사이클의 변경은 방지될 수 있다.

Claims (6)

  1. 제어 전압을 발생시키기 위하여 텔레비젼용 수평 동기신호의 입력 신호(IH)의 위상과, 상기 수평 동기신호와 위상 동기신호(C)의 위상을 비교하기 위한 위상 비교기(11); 상기 제어 전압에 의해 제어된 주파수를 갖는 전압 제어 발진기 신호(Y)를 출력하기 위한 전압 제어 발진기(13); 상기 전압 제어 발진기 신호의 주파수를 분할하여 중간 주파수 분할비 신호(A,B)와 최종 주파수 분할비 출력으로서 기능하는 위상 동기신호를 출력하기 위한 주파수 분할기(14); 상기 위상 동기신호, 상기 중간 주파수 분할비 신호, 및 상기 전압 제어 발진기 신호를 논리적으로 처리하여 상기 수평 동기신호와 위상 동기된 수평 동기신호를 출력하기 위한 디코더(15); 및 텔레비젼용 수직 동기신호의 상승 구간에서 트리거되며 상기 위상 동기신호를 래치하여 우수/기수 필드 판별 출력(F)을 발생기키기 위한 판별회로(2)를 포함하는 것을 특징으로 하는 자동 주파수 제어회로.
  2. 제1항에 있어서, 상기 위상 비교기, 상기 전압 제어 발진기, 및 상기 주파수 분할기가 위상 동기 루프를 구성하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 주파수 분할기가 1/2 및 1/4주파수 분할비의 중간 신호들을 출력하기 위한 1/8주파수 분할기인 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 상기 디코더가 상기 위상 동기신호, 상기 중간 주파수 분할비 신호, 및 상기 전압 제어 발진기 신호 사이의 논리적 NOR를 계산하기 위한 NOR회로(15)에 의해 구성되는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 상기 판별회로가 중간 주파수 분할비 신호를 사용하여 수직 동기신호의 상승 구간에서 판별 클럭을 발생시키기 위한 판별 클럭 발생기(21,22,23)과 상기 판별 클럭에 응답하여 상기 위상 동기신호를 래치하기 위한 래치회로(24)로 구성되어 있는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 판별 클럭 발생기가 상기 중간 주파수 분할비 신호에 의해 상기 수직 동기신호를 판독하기 위한 제1플립플롭(21), 상기 중간 주파수 분할비 신호에 응답하여 상기 제1플립플롭의 세트출력을 판독하기 위한 제2플립플롭(22), 및 상기 제1플립플롭의 세트 출력과 상기 제 2플립플롭의 비세트 출력 사이의 논리적 AND를 계산하기 위한 AND회로(23)으로 구성되는 것을 특징으로 하는 회로.
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