KR100630342B1

KR100630342B1 - 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법

Info

Publication number: KR100630342B1
Application number: KR1020040058592A
Authority: KR
Inventors: 정우영
Original assignee: 삼성전자주식회사
Priority date: 2004-07-27
Filing date: 2004-07-27
Publication date: 2006-09-29
Also published as: CN1728558B; US20060022757A1; US7183861B2; NL1029510A1; CN1728558A; NL1029510C2; KR20060010032A

Abstract

락 검출 기능을 구비한 위상동기루프 회로 및 위상동기루프 회로의 락 검출방법이 개시된다. 위상동기루프 회로는 락 검출회로를 구비한다. 락 검출회로는 락 윈도우 진입 검출회로 및 락 검출신호 발생회로를 구비한다. 락 윈도우 진입 검출회로는 위상/주파수 검출기에 의해 발생된 업 신호 또는 다운 신호를 락 윈도우만큼 지연시킨 신호의 선단에서 업 신호 또는 다운 신호의 상태를 검출하고, 락 윈도우 진입 검출신호를 발생시킨다. 락 검출신호 발생회로는 위상동기루프의 입력신호를 카운트하여 락 윈도우 진입 검출신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시킨다. 위상동기루프 회로는 위상동기루프 회로의 동작영역들의 특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있다.

Description

락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프 회로의 락 검출방법{PHASE LOCK LOOP CIRCUIT HAVING PHASE LOCK DETECTING FUNCTION AND METHOD FOR DETECTING PHASE LOCK THEREOF}

도 1은 종래의 PLL 회로의 블록도이다.

도 2는 PLL 회로의 동작영역과 락 검출신호의 발생시점을 나타내는 도면이다.

도 3은 PLL 회로의 제 1 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 4는 PLL 회로의 제 2 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 5는 PLL 회로의 제 3 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 6은 본 발명의 실시예에 따른 락 검출기능을 갖는 PLL 회로의 블록도이다.

도 7은 도 6의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다.

도 8은 PLL 회로의 제 1 동작영역에서 도 6과 도 7의 주요부분의 파형을 나 타내는 타이밍도이다.

도 9는 지연시간이 긴 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 10은 지연시간이 짧은 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 11은 도 6의 PLL 회로 내에 있는 카운터의 동작을 나타내는 도면이다.

도 12는 도 6의 PLL 회로 내에 있는 래치 회로와 래치 회로의 동작을 나타내는 도면이다.

도 13은 PLL 회로가 제 1 동작영역에서 동작할 때 도 6의 주요부분에 대한 시뮬레이션 결과 파형을 나타내는 도면이다.

도 14는 PLL 회로의 동작영역이 제 1 동작영역에서 제 2 동작영역을 거쳐 제 3 동작영역으로 변화할 때 도 6의 주요부분에 대한 시뮬레이션 결과 파형을 나타내는 도면이다.

도 15는 도 6의 PLL 회로에서 VCO 입력신호와 락 검출신호의 시뮬레이션 결과 파형을 함께 나타낸 도면이다.

*도면의 주요부분에 대한 부호의 설명*

100 : PFD

200 : CHARGE PUMP

300 : LOOP FILTER

400 : VCO

500 : DIVIDER

600 : 락 검출회로

620 : 카운터

640 : 락 윈도우 진입 검출회로

642 : 지연회로

660 : 래치회로

본 발명은 위상동기루프 회로에 관한 것으로, 특히 위상동기루프 회로의 동작특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로에 관한 것이다.

위상동기루프(Phase Lock Loop; 이하 PLL이라 칭함) 회로는 현대 전자시스템의 기본 구성블록의 하나로 되어 왔다. PLL 회로는 통신, 멀티미디어, 및 다른 응용들에 널리 사용되어 왔다. 주파수 합성기, FM 복조기, 클럭 복구 회로, 모뎀, 및 톤 디코더(tone decoder)는 PLL 회로의 응용 예들이다.

PLL 회로는 부 궤환 제어 시스템이다. PLL 회로는 일반적으로, 도 1에 도시된 바와 같이, 위상/주파수 검출기(phase-frequency detector; 이하 PFD라 칭함)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(voltage-controlled oscillator; 이하 VCO라 칭함)(400), 및 분주회로(frequency divider)(500)를 구비 한다. PFD(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차(및 주파수차)에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200)는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 따라 서로 다른 레벨을 갖는 출력신호를 출력한다. 차지펌프(200)의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VCOI)의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 PFD의 입력으로 인가된다. PLL이 락 모드에 있을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)이 락 된다. PLL이 락 모드에 있지 않을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)은 락이 되지 않는다.

PLL 회로는 락이 된 후에라야 VCO의 출력을 상기한 여러 응용에 사용할 수 있다. 따라서, PLL 회로가 락 모드에서 동작하는지 락이 아닌 모드에서 동작하는지를 판단하는 락 검출회로가 필요하다. PLL 회로의 락 검출회로에 대해서는 일본공개특허 제 2002-344312호 등에 개시되어 있다. 그런데, 종래의 락 검출회로는 노이즈에 의해 부정확한 락 검출을 할 수 있고 충분히 락이 되지 않았을 때 락 검출신호를 발생시키는 문제점이 있었다. 이와 같은 문제점을 해결하기 위해 본 발명의 출원인에 의해 출원된 한국특허 공개번호 특2005-0033896호에는 위상동기루프 회로의 동작특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로가 개시되어 있다.

본 발명은 특2003-0069433호에 개시된 방법과는 다른 방법으로 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로에 관한 것이다.

본 발명의 목적은 위상동기루프 회로의 동작특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로를 제공하는 것이다.

본 발명의 다른 목적은 위상동기루프 회로의 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명에 따른 락 검출회로는 락 윈도우 진입 검출회로 및 락 검출신호 발생회로를 구비한다. 락 윈도우 진입 검출회로는 위상/주파수 검출기에 의해 발생된 업 신호 또는 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인 윈도우 신호와 아웃 윈도우 신호를 발생시킨다. 락 검출신호 발생회로는 위상동기루프의 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시킨다.

본 발명에 따른 위상동기루프 회로는 위상/주파수 검출기, 차지펌프, 루프 필터, 전압제어 발진기, 락 윈도우 진입 검출회로, 및 락 검출신호 발생회로를 구비한다. 위상/주파수 검출기는 입력신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시킨다. 차지펌프는 상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력한다. 루프 필터는 상기 차지펌프의 출력신호를 적분하여 적분신호를 발생시킨다. 전압제어 발진기는 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시킨다. 락 윈도우 진입 검출회로는 상기 위상/주파수 검출기에 의해 발생된 업 신호 또는 상기 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인 윈도우 신호와 다운 윈도우 신호를 발생시킨다. 락 검출신호 발생회로는 상기 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시킨다.

본 발명에 따른 위상동기루프 회로의 락 검출방법은 위상/주파수 검출기에 의해 발생된 업 신호 또는 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인 윈도우 신호와 아웃 윈도우 신호를 발생시키는 단계, 및 위상동기루프의 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시키는 단계를 구비한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.

도 2는 PLL 회로의 동작영역과 위상 락 검출신호의 발생시점을 나타내는 도면이다. PLL의 구성 블록인 VCO의 입력신호(VCOI)는, 도 2에 도시된 것처럼, 파워 온 후 PLL이 락이 될 때까지 시간경과에 따라 세 개의 동작영역(REGION 1, REGION 2, REGION 3)으로 나눌 수 있다. 제 1 동작영역(REGION 1)은 VCO의 입력신호(VCOI)가 계속 증가하는 영역이고 제 2 동작영역(REGION 2)은 VCO의 입력신호(VCOI)가 증가와 감소를 반복하다가 어떤 일정한 값에 수렴하는 구간이다. 제 3 동작영역(REGION 3)은 VCO의 입력신호(VCOI)가 일정한 값을 유지하는 구간이다.

위상 락 검출신호는 제 3 동작영역(REGION 3)에 진입할 때인 T3에서 발생되는 것이 바람직하다. 그런데, 종래의 위상 락 검출회로에 의하면, 제 1 동작영역(REGION 1) 또는 제 2 동작영역(REGION 2)에서 위상 락 검출신호가 발생되는 경우가 있었다.

본 발명에서는 세 개의 동작영역(REGION 1, REGION 2, REGION 3)에서의 PLL의 동작 특성을 고려하여 제 3 동작영역에 진입하는 경우에만 위상 락 검출신호가 발생되도록 하는 위상 락 검출회로를 설계하였다.

도 3은 PLL 회로의 제 1 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 3을 참조하면, PLL의 입력신호인 기준신호(SIN)의 주파수보다 피드백 신호(SFEED)의 주파수가 낮다. 업 신호(SUP)는 온 구간이 계속 증가하고 다운 신호(SDN)는 "0"인 상태를 유지한다. VCO의 입력신호(VCOI)는 업 신호(SUP)에 응답하여 계속 증가하고 있다.

도 4는 PLL 회로의 제 2 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 4를 참조하면, PLL의 입력신호인 기준신호(SIN)의 주파수는 고정되고 피드백 신호(SFEED)의 주파수는 증가 또는 감소한다. 업 신호(SUP)와 다운 신호(SDN)는 펄스의 폭이 좁아지고 교대로 발생한다. VCO의 입력신호(VCOI)는 업 신호(SUP)의 펄스가 발생할 때는 증가하고 다운 신호(SDN)의 펄스가 발생할 때는 감소하고 있다. 그리고, VCO의 입력신호(VCOI)의 진동 폭은 점점 작아지다가 일정한 값에 수렴하고 있다.

도 5는 PLL 회로의 제 3 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 5를 참조하면, PLL의 입력신호인 기준신호(SIN)와 피드백 신호(SFEED)는 일정한 주기를 가지며 서로 위상이 동기(lock) 되어 있음을 알 수 있다. 업 신호(SUP)와 다운 신호(SDN)는 "0" 상태를 유지하고 있고, VCO의 입력신호(VCOI)는 일정한 값을 유지하고 있다.

도 6은 본 발명의 실시예에 따른 락 검출기능을 갖는 PLL 회로의 블록도이다. 도 6의 PLL 회로는 세 개의 동작영역(REGION 1, REGION 2, REGION 3)에서의 PLL의 동작 특성을 고려하여 제 3 동작영역에 진입하는 경우에만 위상 락 검출신호를 발생시킨다.

도 6을 참조하면, PLL 회로는 위상/주파수 검출기(이하 PFD라 칭함)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(이하 VCO라 칭함)(400), 분주회로(500), 및 락 검출회로(600)를 구비한다.

락 검출회로(600)는 락 윈도우 진입 검출회로(640), 카운터(620), 및 래치회로(660)를 구비한다.

락 윈도우 진입 검출회로(640)는 위상/주파수 검출기(100)에 의해 발생된 업 신호(SUP)와 다운 신호(SDN)를 이용하여 락 윈도우(lock window)를 설정하고, 인 윈도우 신호(in-window signal)(INWIN)와 아웃 윈도우 신호(out-window signal)(OUTWIN)를 발생시킨다. 카운터(620)는 기준신호(SIN)와 인 윈도우 신호(INWIN)를 수신하고, 인 윈도우 신호(INWIN)가 인에이블 상태를 유지하는 동안 기준신호(SIN)의 펄스가 소정의 수 발생한 후에 카운트 출력신호(CNTO)를 발생시킨다. 래치회로(660)는 카운트 출력신호(CNTO)와 아웃 윈도우 신호(OUTWIN)를 수신하여 래치하고 락 검출신호(LDTO)를 출력한다.

도 7은 도 6의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다. 도 7의 락 검출회로(600)는 락 윈도우 진입 검출회로(640), 카운터(620), 및 래치회로(660)를 구비한다.

락 윈도우 진입 검출회로(640)는 NOR 게이트(641), 지연회로(642), 및 D 플립플롭(643)을 구비한다. NOR 게이트(641)는 업 신호(SUP)와 다운 신호(SDN)를 수신하여 비논리합 연산을 수행한다. 지연회로(642)는 NOR 게이트(641)의 출력신호(A)를 수신하여 소정 시간 지연시킨다. D 플립플롭(643)은 NOR 게이트(641)의 출력신호(A)를 수신하는 입력단자, 지연회로의 출력신호(B)를 수신하는 클럭단자, 인 윈도우(INWIN) 신호를 출력하는 출력단자(Q), 및 아웃 윈도우 신호(OUTWIN)를 출력하는 반전 출력단자(QB)를 갖는다.

카운터(620)는 J 입력과 K 입력이 1이고 클럭입력의 상승 에지에서 천이하는 복수의 JK 플립플롭들(621~628)로 구성되어 있다. 제 1 플립플롭(621)은 인 윈도우 신호(INWIN)에 의해 리셋되고 기준신호(SIN)의 상승 에지에서 천이되는 출력신호를 발생시킨다. 제 2 내지 제 n 플립플롭(622 ~ 628)들은 바로 전단 플립플롭의 반전 출력단자(QB)의 신호의 상승 에지에서 천이되는 출력신호를 발생시킨다.

래치회로(660)는 각각 입력단자와 출력단자가 서로 크로스 연결된 2 개의 NOR 게이트(661, 662)로 구성되어 있고, 카운트 출력신호(CNTO)와 아웃 윈도우 신호(OUTWIN)를 수신하여 래치하고 락 검출신호(LDTO)를 출력한다.

도 8은 PLL 회로의 제 1 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 9는 지연시간이 긴 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이고, 도 10은 지연시간이 짧은 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 11은 도 6의 PLL 회로 내에 있는 카운터의 동작을 나타내는 도면이고, 도 12는 도 6의 PLL 회로 내에 있는 래치 회로와 래치 회로의 동작을 나타내는 도면이다.

이하, 도 6 내지 도 12를 참조하여, 본 발명의 실시예에 따른 락 검출기능을 갖는 PLL 회로의 동작을 설명한다.

PFD(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차(및 주파수차)에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200)는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 대응하는 직류전압신호를 출력한다. 차지펌프(200)의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VCOI)의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 PFD의 입력 으로 인가된다. PLL이 락 모드에 있을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)이 락 된다. PLL이 락 모드에 있지 않을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)은 락이 되지 않는다.

락 윈도우 진입 검출회로(640)의 동작은 다음과 같다.

도 8을 참조하면, PLL 회로의 제 1 동작영역(도 2의 REGION1)에서는 기준신호(SIN)와 피드백 신호(SFEED) 사이에는 큰 타임 스큐가 발생하고, 그에 비례하는 업신호와 다운 신호가 발생한다. 업 신호(SUP)는 온 구간이 계속 증가하다가 제 2 동작영역(도 2의 REGION2)에 가까워지면 온 구간이 계속 감소한다. 제 1 동작영역(도 2의 REGION1)에서 다운 신호(SDN)는 "0"인 상태를 유지한다. NOR 게이트(641)는 업 신호(SUP)와 다운 신호(SDN)를 수신하여 비논리합 연산을 수행한다. PLL 회로의 제 1 동작영역(REGION1)에서 NOR 게이트(641)의 출력신호(A)는 "0"인 상태가 비교적 긴 파형을 가지고 있다가, 제 2 동작영역(REGION2)에 가까워지면 "0"인 상태가 비교적 짧은 파형을 갖는다. 지연회로(642)의 출력신호(B)는 NOR 게이트(641)의 출력신호(A)와 동일한 주기를 갖고 일정시간 지연된 신호이다. 지연회로(642)에 의한 시간 지연(td)의 양에 의해 제 1 동작영역(REGION1)과 제 2 동작영역(REGION2)의 경계가 정의된다. 즉, 시간 지연(td)의 양에 의해 락 윈도우(lock window)가 결정된다. D 플립플롭(643)의 출력신호들(INWIN, OUTWIN)은 지연회로(642)의 출력신호(B)의 하강 에지(falling edge)에서 NOR 게이트(641)의 출력신호(A)의 논리 상태에 응답하여 바뀐다. 도 8에 도시된 바와 같이, 신호(A)의 논리 상태가 "1"일 때, 신호(B)의 하강 에지에서 인 윈도우 신호(INWIN)가 "0" 상태에서 "1"상태로 변화된다. 인 윈도우 신호(INWIN)는 PLL 회로가 제 2 동작영역에 진입했음을 나타내는 신호로서, 카운터(620)를 리셋시키는 기능을 한다.

인 윈도우 신호(INWIN)가 "0" 상태이면 카운터(620)의 출력신호(CNTO)는 "0" 상태가 되고, 이 때 아웃 윈도우 신호(OUTWIN)는 "1" 상태이므로 락 검출신호(LDTO)는 "0" 상태가 된다. 즉, 락 검출회로(600)는 락 검출신호(LDTO)를 발생시키지 않는다. PLL 회로의 동기화가 진행됨에 따라 기준신호(SIN)와 피드백 신호(SFEED) 사이의 주파수 차이와 위상 차이가 점점 줄어든다. 따라서, 업 신호(SUP)의 펄스 폭이 지연회로(642)에 의한 지연시간(td)보다 작아지게 되면, 인 윈도우 신호(INWIN)는 "1" 상태로 천이한다. 인 윈도우 신호(INWIN)가 "1" 상태이면 카운터(620)는 리셋되지 않는다. 이 때 카운터(620)는 JK 플립플롭들(621 ~ 628)의 수에 비례하는 시간 후에 "1" 상태의 출력신호(CNTO)를 발생시킨다. JK 플립플롭들(621 ~ 628)의 수를 N이라 할 때, 카운터(620)에 의한 카운팅 시간은 도 11에 도시된 바와 같이 기준신호(SIN)의 주기의 2^N 배이다. 카운터(620)를 구성하는 플립플롭들(621 ~ 628)은 J 입력단자와 K입력단자에 모두 "1"을 인가하기 때문에 T 플립플롭과 같은 기능을 한다. 카운터(620)의 출력신호(CNTO)가 "1" 상태로 되면, PLL 회로는 제 3 동작영역(REGION3)에 진입한다.

도 9에서처럼 지연시간(td)을 길게 설정한 경우에는 PLL 회로가 제 2 동작영역에 빠르게 진입하고, 도 10에서처럼 지연시간(td)을 짧게 설정한 경우에는 PLL 회로가 제 2 동작영역에 진입하는 시간이 길어진다.

도 12를 참조하면, 래치 회로는 서로 입력과 출력단자가 교차 연결된 2 개의 NOR 게이트로 구성된 RS 래치회로이다. 카운터(620)의 출력신호(CNTO)가 S 입력에 대응되고, 아웃 윈도우 신호(OUTWIN)가 R 입력에 대응된다. 도 12의 왼쪽에 도시된 RS 래치회로는 도 12의 오른쪽에 도시된 진리표에 따라 동작한다. 아웃 윈도우 신호(OUTWIN)가 "1"이고, 카운터(620)의 출력신호(CNTO)가 "0"이면 출력(Q)은 "0"이 된다. 그리고, 아웃 윈도우 신호(OUTWIN)가 "0"이고, 카운터(620)의 출력신호(CNTO)가 "1"이면 출력(Q)은 "1"이 된다. 이 때 래치회로(660)의 출력신호는 PLL 회로가 락 모드에 진입했음을 나타내는 락 검출신호가 된다.

도 13 내지 도 15에 도시된 파형은 비데드존(non-dead zone) PFD를 사용한 주파수합성기용 PLL 회로에 본 발명의 락 검출기를 연결하여 시뮬레이션한 결과 파형이다. 비데드존 PFD를 사용했기 때문에 업 신호와 다운 신호가 동시에 "1"상태인 구간이 존재한다. 락 윈도우 진입 검출회로(640) 내에 있는 지연회로(642)의 지연시간을 8 nsec로, PFD의 지연시간을 4 nsec로 설정하고, 40 MHz의 기준신호를 사용하여 시뮬레이션을 수행하였다. 락 윈도우는 4nsec로 설정하여 안정도(stability)를 확보하고, 7 개의 JK 플립플롭으로 구성된 128카운터를 사용하여 락 검출의 정확도를 확보하였다. 입력신호(SIN)의 주기가 25ns일 때, 카운터에 의한 카운팅 시간은 128 ×25nsec = 3.2 usec이 된다. 락 윈도우 진입 검출회로(640) 내에 있는 지연회로(642)의 지연시간을 줄이면 락 검출회로(600)가 락 검출신호(LDTO)를 내보내는 시점은 늦어지지만, PLL 회로가 목표주파수에 더욱 근접한 시점에 PLL 회로가 락 상태에 진입했음을 나타내는 락 검출신호를 출력하게 된다.

도 13을 참조하면, PLL 회로가 제 1 동작영역(REGION1)에 있을 때, 업 신호의 펄스 폭은 넓고 다운 신호의 펄스 폭은 매우 좁다. 이 때, 락 윈도우 진입 검출회로(640) 내에 있는 NOR 게이트(641)의 출력신호(A)는 지연회로(642)에 의해 발생하는 지연시간(td)보다 훨씬 긴 "0" 상태를 갖는다. 따라서, 인 윈도우 신호(INWIN)는 "0" 상태를 유지한다. 제 1 동작영역(REGION1)에서는 업 신호(SUP)와 다운 신호(SDN)가 교대로 나타나지 않고 대부분 시간동안 업 신호(SUP)가 나타나기 때문에 카운터(620)는 디스에이블 상태에 있게 된다.

도 14를 참조하면, PLL 회로가 제 2 동작영역(REGION2)에 근접하면 락 윈도우 진입 검출회로(640)의 출력신호인 인 윈도우 신호(INWIN)가 "1" 상태로 바뀐다. 기준신호(SIN)와 피드백 신호(SFEED) 사이의 스큐가 락 윈도우를 유지하면서 카운터에 의한 카운팅 시간 후에 락 검출신호(LDTO)가 발생된다.

도 15는 도 6의 PLL 회로에서 VCO 입력신호와 락 검출신호의 시뮬레이션 결과 파형을 함께 나타낸 도면이다. 도 16에 나타나 있듯이, VCO(도 6의 400)의 입력 신호(VCOI)가 충분히 안정된 후, 즉 PLL 회로의 위상 동기화가 충분히 이루어진 후에 락 검출신호(LDTO)가 발생되고 있다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따른 위상동기루프 회로는 위상동기루프 회로의 동작영역들의 특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있다.

Claims

위상/주파수 검출기에 의해 발생된 업 신호 또는 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지(front edge)에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인윈도우 신호와 다운 윈도우 신호를 발생시키는 락 윈도우 진입 검출회로; 및

위상동기루프의 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시키는 락 검출신호 발생회로를 구비하는 것을 특징으로 하는 락 검출회로.
제 1 항에 있어서, 상기 인 윈도우 신호는

상기 업 신호 또는 상기 다운 신호의 폭이 상기 락 윈도우 내로 진입했을 때 인에이블되는 것을 특징으로 하는 락 검출회로.
제 1 항에 있어, 상기 락 윈도우 진입 검출회로는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 제 1 신호를 발생시키는 NOR 게이트;

상기 제 1 신호를 수신하여 소정 시간 지연시켜 제 2 신호를 발생시키는 지연회로; 및

상기 제 2 신호의 펄스 프론트 에지(pulse front edge)에 응답하여 상기 제 1 신호의 상태를 검출하여 상기 인 윈도우 신호와 상기 아웃 윈도우 신호를 발생시키는 플립플롭을 구비하는 것을 특징으로 하는 락 검출회로.
제 3 항에 있어서, 상기 락 윈도우는

상기 지연회로에 의해 발생되는 지연시간에 기초하여 설정되는 것을 특징으로 하는 락 검출회로.
제 3 항에 있어서, 상기 플립플롭은

상기 제 1 신호가 "하이" 상태일 때 상기 제 2 신호의 하강 에지에서 클러킹되는 것을 특징으로 하는 락 검출회로.
제 1 항에 있어서, 상기 락 검출신호 발생회로는

상기 인 윈도우 신호에 의해 리셋되고 상기 위상동기루프의 입력신호의 펄스 프론트 에지에 응답하여 천이되는 출력신호를 발생시키는 제 1 플립플롭; 및

바로 전 단 플립플롭의 반전 출력신호의 펄스 프론트 에지에 응답하여 천이되는 출력신호를 발생시키는 제 2 내지 제 k(k>2인 자연수) 플립플롭을 구비하고,

상기 제 k 플립플롭의 출력신호를 락 검출신호로서 출력하는 것을 특징으로 하는 락 검출회로.
제 6 항에 있어서, 상기 락 검출신호는

상기 락 검출신호 발생회로에 포함된 플립플롭의 수가 N(N은 자연수)일 때, 상기 인 윈도우 신호가 인에이블된 상태에서 상기 위상동기루프의 입력신호의 첫 펄스가 발생한 이후 상기 위상동기루프의 입력신호의 주기의 2^N 배인 시간이 지나서 인에이블되는 것을 특징으로 하는 락 검출회로.
제 6 항에 있어서, 상기 플립플롭들은

각각 상기 인 윈도우 신호에 의해 리셋되는 것을 특징으로 하는 락 검출회로.
제 6 항에 있어서, 상기 플립플롭들은 각각

J 입력과 K 입력이 1인 JK 플립플롭인 것을 특징으로 하는 락 검출회로.
제 6 항에 있어서, 상기 락 검출신호 발생회로는

상기 락 검출신호를 래치하고 출력하는 래치회로를 더 구비하는 것을 특징으로 하는 락 검출회로.
제 6 항에 있어서,

상기 인 윈도우 신호는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 락 윈도우 내에 진입했을 때 인에이블되고, 상기 아웃 윈도우 신호는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 락 윈도우 밖에 있을 때 인에이블되는 것을 특징으로 하는 락 검출회로.
제 10 항에 있어서, 상기 래치회로는

상기 락 검출신호에 의해 세트되고 상기 아웃 윈도우 신호에 의해 리셋되는 것을 특징으로 하는 락 검출회로.
입력신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시키기 위한 위상/주파수 검출기;

상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력하는 차지펌프;

상기 차지펌프의 출력신호를 적분하여 적분신호를 발생시키는 루프 필터;

상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시키는 전압제어 발진기;

상기 위상/주파수 검출기에 의해 발생된 업 신호 또는 상기 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인 윈도우 신호와 아웃 윈도우 신호를 발생시키는 락 윈도우 진입 검출회로; 및

상기 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시키는 락 검출신호 발생회로를 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 13 항에 있어, 상기 위상동기루프 회로는

상기 전압제어 발진기의 출력신호를 수신하고 주파수를 감소시키는 분주기를 더 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 13항에 있어서, 상기 인 윈도우 신호는

상기 업 신호 또는 상기 다운 신호의 폭이 상기 락 윈도우 내로 진입했을 때 인에이블되는 것을 특징으로 하는 위상동기루프 회로.
제 13 항에 있어, 상기 락 윈도우 진입 검출회로는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 제 1 신호를 발생시키는 NOR 게이트;

상기 제 1 신호를 수신하여 소정 시간 지연시켜 제 2 신호를 발생시키는 지연회로; 및

상기 제 2 신호의 펄스 프론트 에지에 응답하여 상기 제 1 신호의 상태를 검출하여 상기 인 윈도우 신호와 상기 다운 윈도우 신호를 발생시키는 플립플롭을 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 16 항에 있어서, 상기 락 윈도우는

상기 지연회로에 의해 발생되는 지연시간에 기초하여 설정되는 것을 특징으로 하는 위상동기루프 회로.
제 16 항에 있어서, 상기 플립플롭은

상기 제 1 신호가 "하이" 상태일 때 상기 제 2 신호의 하강 에지에서 클러킹되는 것을 특징으로 하는 위상동기루프 회로.
제 13항에 있어서, 상기 락 검출신호 발생회로는

상기 인 윈도우 신호에 의해 리셋되고 상기 위상동기루프의 입력신호의 펄스 프론트 에지에 응답하여 천이되는 출력신호를 발생시키는 제 1 플립플롭; 및

바로 전 단 플립플롭의 반전 출력신호의 펄스 프론트 에지에 응답하여 천이되는 출력신호를 발생시키는 제 2 내지 제 k(k>2인 자연수) 플립플롭을 구비하고,

상기 제 k 플립플롭의 출력신호를 락 검출신호로서 출력하는 것을 특징으로 하는 위상동기루프 회로.
제 19 항에 있어서, 상기 락 검출신호는

상기 락 검출신호 발생회로에 포함된 플립플롭의 수가 N(N은 자연수)일 때, 상기 인 윈도우 신호가 인에이블된 상태에서 상기 위상동기루프의 입력신호의 첫 펄스가 발생한 이후 상기 위상동기루프 회로의 상기 입력신호의 주기의 2^N 배인 시간이 지나서 인에이블되는 것을 특징으로 하는 위상동기루프 회로.
제 19 항에 있어서, 상기 플립플롭들은

각각 상기 인 윈도우 신호에 의해 리셋되는 것을 특징으로 하는 위상동기루프 회로.
제 19 항에 있어서, 상기 플립플롭들은 각각

J 입력과 K 입력이 1인 JK 플립플롭인 것을 특징으로 하는 위상동기루프 회로.
제 19 항에 있어서, 상기 락 검출신호 발생회로는

상기 락 검출신호를 래치하고 출력하는 래치회로를 더 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 19 항에 있어서,

상기 인 윈도우 신호는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 락 윈도우 내에 진입했을 때 인에이블되고, 상기 아웃 윈도우 신호는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 락 윈도우 밖에 있을 때 인에이블되는 것을 특징으로 하는 위상동기루프 회로.
제 23 항에 있어서, 상기 래치회로는

상기 락 검출신호에 의해 세트되고 상기 아웃 윈도우 신호에 의해 리셋되는 것을 특징으로 하는 위상동기루프 회로.
위상/주파수 검출기에 의해 발생된 업 신호 또는 다운 신호를 락 윈도우만큼 지연시키고 상기 지연된 업 신호 또는 상기 지연된 다운 신호의 펄스 프론트 에지에 응답하여 상기 업 신호 또는 상기 다운 신호의 상태를 검출하고, 인 윈도우 신호와 다운 윈도우 신호를 발생시키는 단계; 및

위상동기루프의 입력신호를 카운트하여 상기 인 윈도우 신호의 인에이블 상태가 소정 시간동안 계속되었을 때 락 검출신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 26 항에 있어서, 상기 인 윈도우 신호는

상기 업 신호 또는 상기 다운 신호의 폭이 상기 락 윈도우 내로 진입했을 때 인에이블되는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 26 항에 있어, 상기 인 윈도우 신호와 상기 아웃 윈도우 신호를 발생시키는 단계는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 제 1 신호를 발생시키는 단계;

상기 제 1 신호를 수신하여 소정시간 지연시키고 제 2 신호를 발생시키는 단계; 및

상기 제 2 신호의 펄스 프론트 에지에 응답하여 상기 제 1 신호의 상태를 검출하여 상기 인 윈도우 신호와 상기 다운 윈도우 신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 28 항에 있어서, 상기 락 윈도우는

상기 제 1 신호와 상기 제 2 신호 사이의 지연시간에 기초하여 설정되는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.