CN1728558A - 检测锁相的电路和方法 - Google Patents

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Abstract

提供一种包括锁定检测功能的锁相环电路，所述锁相环电路包括锁定检测电路。该锁定检测电路包括锁定窗口进入检测电路和锁定检测信号产生电路。该锁定窗口进入检测电路在被延迟的向上信号或被延迟的向下信号的前沿处检测由相位频率检测器产生的向上信号或向下信号的前沿，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口。锁定检测信号产生电路计数锁相环电路的输入信号，以便当在预定时间周期期间持续地激活锁定窗口进入检测信号时产生锁定检测信号。以这种方式，仅当已经完成锁相操作时才输出锁定检测信号。

Description

检测锁相的电路和方法
本申请基于2004年7月27日提交的韩国专利申请No.2004-58592的优先权，其整体内容通过引用结合于此。
技术领域
本发明涉及一种锁相环电路，并且尤其涉及一种能够在实现锁相状态之后提供锁定检测信号的锁相环电路。
背景技术
锁相环(PLL)电路是现代电子系统中的基本构件之一。它们广泛用于通信、多媒体、和其它应用中。频率合成器、FM解调器、时钟恢复电路、调制解调器和声音解码器是利用PLL电路的应用示例。
PLL电路是一种负反馈控制系统。如图1所示，PLL电路通常包括相位频率检测器(PFD)100、电荷泵200、环路滤波器300、压控振荡器(VCO)400、和分频器500。PFD 100根据参考信号SIN与反馈信号SFEED之间的相位(和/或频率)差而产生向上信号SUP和/或向下信号SDN。电荷泵200产生具有根据向上信号SUP和/或向下信号SDN的状态变化的电平的输出信号。电荷泵200的输出信号通过环路滤波器300被提供至VCO 400的输入VCOI，环路滤波器300消除电荷泵200的输出信号的高频分量。VCO 400产生根据输入电压VCOI的DC电平变化的高频信号。分频器500产生反馈信号SFEED，该反馈信号具有基于从VCO 400输出的高频信号的低频。反馈信号SFEED被施加到PFD 100的输入。当PLL电路处于锁定模式时，参考信号SIN的相位(和/或频率)和反馈信号SFEED的相位被锁定。当PLL电路不处于锁定模式时，参考信号SIN的相位(和/或频率)和反馈信号SFEED的相位不被锁定。
VCO 400的输出仅当PLL电路被锁定时可用。因此，需要一种锁定检测电路，其能够确定PLL电路是操作于锁定模式还是未锁定模式。日本公开待审专利申请第2002-344312号公开了锁定检测电路的一个示例。然而，根据日本公开待审专利申请第2002-344312号，在一些形势下，由于噪声不能精确地执行锁定检测，在那些情形下，当PLL电路不处于完全锁定状态时可能错误地产生锁定检测信号。
在韩国公开待审专利申请第2005-0033896号中(其申请人与本发明的申请人相同)，公开了一种致力于解决上述限制的锁相环电路，其能够在使用锁相环电路的操作属性完全实现相位的锁定时，输出锁定检测信号。
发明内容
本发明涉及一种仅当发生锁相时才输出锁定检测信号的锁相环电路。本发明提供了一种能够仅当完全实现了锁相时输出锁定检测信号的锁相环电路。本发明还提供一种锁定检测方法，其中，仅当完全实现了锁相时输出锁定检测信号。
在一方面，本发明致力于一种锁定检测电路，包括：锁定窗口进入检测电路，用于在被延迟的向上信号或被延迟的向下信号的前沿处检测由相位频率检测器产生的向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和锁定检测信号产生电路，用于当在预定时间周期期间内锁定窗口进入检测信号持续激活时，计数锁相环电路的输入信号，以便产生锁定检测信号。
在一个实施例中，所述锁定窗口进入检测信号是在向上信号或向下信号的脉宽进入锁定窗口时被激活的。
在另一个实施例中，所述锁定窗口进入检测电路包括：或非门，用于对于向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；延迟电路，用于将第一信号延迟预定时间周期，以便产生第二信号；和触发器，用于在第二信号的前沿处检测第一信号的状态，以便输出锁定窗口进入检测信号。
在另一个实施例中，所述锁定窗口是根据由延迟电路产生的延迟时间而确定的。
在另一个实施例中，当第一信号处于逻辑“高”状态时，在第二信号的下降沿处控制所述触发器。
在另一个实施例中，所述锁定检测信号产生电路包括：第一触发器，用于产生由锁定检测信号复位并且在锁相环电路的输入信号的前沿处转变的输出信号；和第二至第n触发器，用于产生在相邻触发器的反相输出信号的前沿处转变的输出信号，其中第n触发器的输出信号被提供为锁定检测信号。
在另一个实施例中，在锁定窗口进入检测信号激活期间，当在锁相环电路的输入信号的第一脉冲之后已经过了对应于锁相环电路的输入信号的周期的2n倍的时间周期时，所述锁定检测信号被激活。
在另一个实施例中，每个触发器由锁定窗口进入检测信号复位。
在另一个实施例中，每个触发器是具有J输入端和K输入端的JK型触发器，其中逻辑“1”被施加到J输入端和K输入端两者。
在另一个实施例中，所述锁定检测信号产生电路还包括锁存电路，其用于锁存和输出锁定检测信号。
在另一个实施例中，所述锁定窗口进入检测信号包括：在向上信号或向下信号的脉宽在锁定窗口之内时被激活的窗口内信号；和在向上信号或向下信号的脉宽在锁定窗口之外时被激活的窗口外信号。
在另一个实施例中，所述锁定检测信号产生电路还包括锁存电路，所述锁存电路响应锁定检测信号而被设置并且响应窗口外信号而被复位。
在另一方面，本发明致力于一种锁相环电路，包括：相位频率检测器，用于产生表示参考信号与反馈信号之间的相位差的向上信号和向下信号；电荷泵，用于响应向上信号和向下信号的状态而输出DC电压信号；环路滤波器，用于对DC电压信号积分，以便产生积分信号；压控振荡器，用于产生具有根据积分信号的DC电平而变化的频率的振荡信号；锁定窗口进入检测电路，用于在被延迟的向上信号或被延迟的向下信号的前沿处检测向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和锁定检测信号产生电路，用于当在预定时间周期期间锁定窗口进入检测信号持续地被激活时，计数锁相环电路的输入信号，以便产生锁定检测信号。
在一个实施例中，所述电路还包括分频器，用于根据压控振荡器的输出信号来产生低频反馈信号。
在另一个实施例中，所述锁定窗口进入检测信号在向上信号或向下信号的脉宽进入锁定窗口时被激活。
在另一个实施例中，所述锁定窗口进入检测电路包括：或非门，用于对向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；延迟电路，用于将第一信号延迟预定时间周期，以便产生第二信号；和触发器，用于在第二信号的前沿处检测第一信号的状态。
在另一个实施例中，所述锁定窗口是根据由延迟电路产生的延迟时间而确定的。
在另一个实施例中，当第一信号处于逻辑“高”状态时，在第二信号的下降沿处控制所述触发器。
在另一个实施例中，所述锁定检测信号产生电路包括：第一触发器，用于产生由锁定检测信号复位并且在锁相环电路的输入信号的前沿处转变的输出信号；和第二至第n触发器，用于产生在相邻的在前触发器的反相输出信号的前沿处转变的输出信号，其中第n触发器的输出信号被提供为锁定检测信号。
在另一个实施例中，在锁定窗口进入检测信号激活期间，当在锁相环电路的输入信号的第一脉冲之后已经过了对应于锁相环电路的输入信号的周期的2n倍的时间周期时，所述锁定检测信号被激活。
在另一个实施例中，每个触发器由锁定窗口进入检测信号复位。
在另一个实施例中，每个触发器是具有J输入端和K输入端的JK型触发器，其中逻辑“1”被施加到J输入端和K输入端两者。
在另一个实施例中，所述锁定检测信号产生电路还包括用于锁存和输出锁定检测信号的锁存电路。
在另一个实施例中，所述锁定窗口进入检测信号包括：在向上信号或向下信号的脉宽在锁定窗口之内时被激活的窗口内信号；和在向上信号或向下信号的脉宽在锁定窗口之外时被激活的窗口外信号。
在另一个实施例中，所述锁定检测信号产生电路还包括锁存电路，所述锁存电路响应锁定检测信号而被设置并且响应窗口外信号而被复位。
在另一方面，本发明致力于一种锁相环电路的锁定检测方法，包括：在被延迟的向上信号或被延迟的向下信号的前沿处检测由相位频率检测器产生的向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和当在预定时间周期期间内持续激活锁定窗口进入检测信号时，计数锁相环电路的输入信号，以便产生锁定检测信号。
在一个实施例中，所述锁定窗口进入检测信号是在向上信号或向下信号的脉宽进入锁定窗口时被激活的。
在另一个实施例中，所述锁定窗口进入检测信号是通过下列步骤产生的：对向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；将第一信号延迟预定时间周期，以便产生第二信号；和在第二信号的前沿处检测第一信号的状态，以便输出锁定窗口进入检测信号。
在另一个实施例中，所述锁定窗口是根据第一信号与第二信号之间的延迟时间而确定的。
根据本发明，锁相环电路和方法能够当锁相完成时使用锁相环电路的各个操作区域的特性输出锁定检测信号。
附图说明
通过如附图所图解的本发明的优选实施例的更具体的描述，本发明的前面和其它方面、特征以及优点将更明显，在附图中所有不同的视图中，相同的参考符号表示相同的部件。所述附图不必按是按比例缩放的，相反，重点在于图解说明本发明的原理。
图1是传统PLL电路的方框图。
图2是根据本发明的PLL电路的操作和锁定检测信号的产生的图。
图3是图解说明在图2的第一操作区域中的PLL电路的信号的时序图。
图4是图解说明在图2的第二操作区域中的PLL电路的信号的时序图。
图5是图解说明在图2的第三操作区域中的PLL电路的信号的时序图。
图6是根据本发明的用于执行锁定检测的PLL电路的方框图。
图7是图解说明图6的PLL电路中的锁定检测电路的电路图。
图8是图解说明在第一操作区域中的图6的PLL电路和图7的锁定检测电路的信号的时序图。
图9是图解说明假设时间延迟长时、在第二操作区域中的图6的PLL电路和图7的锁定检测电路的信号的时序图。
图10是图解说明假设时间延迟时、在第二操作区域中的图6的PLL电路和图7的锁定检测电路的信号的时序图。
图11是图解说明图6的PLL电路中的计数器的操作的图。
图12是图解说明图6的PLL电路中的锁存电路的逻辑图。
图13是在第一操作区域中操作的、图6中示出的PLL电路的仿真结果的波形图。
图14是在第一至第三操作区域中操作的、图6中示出的PLL电路的仿真结果的波形图。
图15是图6的PLL电路的VCO输入信号和锁定检测信号的仿真结果的波形图。
具体实施方式
现在将参考附图，在下文中更全面地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以不同形式来体现，并且不应当被理解为仅限于此处所阐述的实施例。整个说明书中相同的数字表示相同的元件。
图2是示出根据本发明示例性实施例的、PLL电路的操作和锁定检测信号的产生的图。
如图2所示，按照从压控振荡器(VCO)的加电到PLL电路的锁定所经过的时间，PLL电路可以具有三个操作区域，即第一、第二和第三操作区域REGION1、REGION2和REGION3。在第一操作区域REGION1中，作为PLL电路的组成电路块的VCO的输入信号VCOI具有持续增加的电平。在第二操作区域REGION2中，VCO的输入信号VCOI的电平或者增加或者降低，从而收敛到某一电平。在第三操作区域REGION3中，VCO的输入信号VCOI保持某一电平。
期望在时间T3产生相位锁定检测信号LDTO，所述时间T3为PLL电路进入第三操作区域REGION3的时间点。然而，在传统的相位锁定检测电路中，可能在第一操作区域REGION1或者在第二操作区域REGION2中产生相位锁定检测信号。
根据本发明的示例性实施例，相位锁定检测电路被设计成利用PLL电路在三个操作区域REGION1、REGION2和REGION3中各自的操作特性，从而仅当PLL电路进入第三操作区域REGION3时才产生相位锁定检测信号。
图3是图解说明第一操作区域REGION1中PLL电路的相关信号的时序图。参考图3，反馈信号SFEED的频率低于输入到PLL电路的参考信号SIN的频率。向上信号SUP的脉宽持续增加，但是向下信号SDN保持为逻辑低状态(例如逻辑“0”)。VCO的输入信号VCOI具有响应于向上信号SUP而持续增加的电平。
图4是图解说明第二操作区域REGION2中PLL电路的相关信号的时序图。参考图4，输入到PLL电路的参考信号SIN的频率是固定的，而反馈信号SFEED的频率或者增加或者减少。在交替地产生向上信号SUP和向下信号SDN的脉冲时，向上信号SUP和向下信号SDN的脉宽都持续减少。当产生向上信号SUP的脉冲时，VCO的输入信号VCO1的脉宽增大，而当产生向下信号SDN的脉冲时，VCO的输入信号VCO1的脉宽减小。而且，VCO的输入信号VCOI的振荡幅度逐渐减小至收敛到某一电平。
图5是图解说明第三操作区域REGION3中PLL电路的相关信号的时序图。参考图5，输入到PLL电路的参考信号SIN和反馈信号SFEED彼此同相锁定并且具有预定周期。向上信号SUP和向下信号SDN保持在逻辑低状态(例如逻辑“0”)，并且VCO 400的输入信号VCOI保持在某一电平。
图6是图解说明根据本发明示例性实施例的、用于执行锁定检测的PLL电路的简化方框图。使用PLL电路在操作区域REGION1、REGION2和REGION3中各自的操作特征，图6的PLL电路仅当PLL电路进入第三操作区域REGION3时才产生相位锁定检测信号。
参考图6，PLL电路包括相位频率检测器(PFD)100、电荷泵200、环路滤波器300、压控振荡器(VCO)400、分频器500和锁定检测电路600。
锁定检测电路600包括锁定窗口进入检测器640、计数器620和锁存电路660。
锁定窗口进入检测器640使用由相位频率检测器100产生的向上信号SUP和向下信号SDN来设定锁定窗口，以便产生窗口内信号INWIN和窗口外信号OUTWIN。在窗口内信号INWIN保持激活状态的同时，在产生了预定数量的参考信号SIN的脉冲之后，计数器620接收参考信号SIN和窗口内信号INWIN，以便产生计数器输出信号CNTO。锁存电路660接收并锁存计数器输出信号CNTO和窗口外信号OUTWIN，以便输出锁定检测信号LDTO。
图7是图解说明图6的PLL电路的锁定检测电路600的电路图，该PLL电路包括锁定窗口进入检测器640、计数器620和锁存电路660。
在一个实施例中，锁定窗口进入检测器640包括“或非”门641、延迟电路642和D型触发器643。“或非”门641接收向上信号SUP和向下信号SDN，以便对信号SUP和SDN执行逻辑“或非”操作。延迟电路642接收“或非”门641的输出信号A，并且将该输出信号A延迟预定时间。D型触发器643具有用于接收“或非”门641的输出信号A的输入端D、用于接收延迟电路642的输出信号B的时钟端、用于输出窗口内信号INWIN的输出端Q、以及用于输出窗口外信号OUTWIN的反相输出端QB。
在一个实施例中，计数器620包括多个JK型触发器621至628，用于当J输入和K输入都为逻辑高电平(例如逻辑“1”)时输出在输入时钟的上升沿处转变的信号。第一触发器621被窗口内信号INWIN复位并且产生在参考信号SIN的上升沿处转变的输出信号。第二至第n触发器622至628中的每一个产生在从相邻的在前触发器的反相输出端QB输出的信号的上升沿处转变的输出信号。从第n触发器628的输出端Q输出计数输出信号CNTO。
在一个实施例中，锁存电路660包括两个“或非”门661和662，这两个“或非”门彼此交叉耦合。而且，锁存电路660接收并锁存计数输出信号CNTO和窗口外信号OUTWIN，以便输出锁定检测信号LDTO。
图8是图解说明当在第一操作区域操作时，图6的PLL电路和图7的锁定检测电路的相关信号的时序图。
图9是图解说明当延迟时间较长时，在第二操作区域操作时，图6的PLL电路和图7的锁定检测电路的相关信号的时序图，并且图10是图解说明当延迟时间较短时，在第二操作区域操作时，图6的PLL电路和图7的锁定检测电路的相关信号的时序图。
图11是图解说明图6的PLL电路中的计数器620的操作的图，而图12是图解说明图6的PLL电路的锁存电路660的操作和锁存电路660的逻辑图。
参考图6至12，下面将描述根据本发明示例性实施例的、用于锁定检测的PLL电路的操作。
PFD 100基于参考信号SIN与反馈信号SFEED之间的相位差(和/或频率差)而产生向上信号SUP和向下信号SDN。电荷泵200响应于向上信号SUP和向下信号SDN的电平状态而产生DC电压信号，以便向环路滤波器300提供DC电压信号。环路滤波器300对从电荷泵200接收的DC电压信号积分，以便产生从中消除了高频分量的VCOI信号。VCO 400输出一高频信号，该高频信号具有随着VCO 400的输入信号VCOI的DC电平而变化的频率。分频器500基于从VCO 400输出的高频信号而产生低频反馈信号SFEED。将反馈信号SFEED施加到PFD 100。当PLL电路处于锁定模式时，参考信号SIN的相位(或者频率)和反馈信号SFEED的相位彼此锁定。当PLL不处于锁定模式时，参考信号SIN的相位(或者频率)和反馈信号SFEED的相位不彼此锁定。
锁定窗口进入检测器640的操作如下。
参考图8，在第一操作区域中(例如图2所示的示例REGION1)，在参考信号SIN与反馈信号SFEED之间存在大的时间偏移，并且根据所述时间偏移而产生向上信号SUP和向下信号SDN。向上信号SUP的逻辑“1”的周期在第一操作区域REGION1中逐渐增加，并且随着PLL电路接近第二操作区域(图2所示的REGION2)而逐渐减少。在第一操作区域REGION1中，向下信号SDN保持在逻辑“0”状态。
锁定窗口进入检测器640的“或非”门641接收向上信号SUP和向下信号SDN，以便对信号SUP和SDN执行逻辑“或非”操作。当PLL电路在第一操作区域REGION1操作时，“或非”门641的输出信号A具有其中逻辑“0”的状态相对较长的波形。当PLL电路接近第二操作区域REGION2操作时，“或非”门641的输出信号A具有其中逻辑“0”的状态相对较短的波形。被延迟电路642延迟了预定时间间隔(td)的输出信号B具有与“或非”门641的输出信号A相同的周期。根据由延迟电路642产生的延迟时间td的量，定义第一操作区域REGION1和第二操作区域REGION2的边界。也就是，根据延迟时间td的量来确定锁定窗口。D型触发器643的输出信号INWIN和OUTWIN响应“或非”门641的输出信号A的逻辑状态，在延迟电路642的输出信号B的下降沿处改变它们的逻辑状态。如图8所示，当输出信号A的逻辑状态是逻辑“1”时，窗口内信号INWIN在信号B的下降沿处从逻辑“0”变化为逻辑“1”。窗口内信号INWIN表示PLL电路进入第二操作区域，并且用来复位计数器620。
当窗口内信号INWIN处于逻辑“0”状态时，计数器输出信号CNTO处于逻辑“0”状态，并且窗口外信号OUTWIN处于逻辑“1”状态。因此，锁定检测信号LDTO处于逻辑“0”状态。也就是，锁定检测电路600在该区域操作时不产生锁定检测信号LDTO。
当执行同步时，逐渐减少参考信号SIN与反馈信号SFEED之间的频率(或者相位)差。
因此，当向上信号SUP的脉宽小于由延迟电路642产生的延迟时间td时，锁定窗口进入检测器640转变到逻辑“1”状态。当窗口内信号INWIN处于逻辑“1”状态时，不复位计数器620。计数器620在对应于大量JK型触发器621至628的时间周期之后产生输出信号CNTO。当JK型触发器的数量是N时，由计数器620产生的计数时间可以是参考信号SIN的周期的2N倍，如图11所示。JK型触发器621至628可以充当T型触发器，因为逻辑“1”被施加到J输入端和K输入端两者。当计数器620的输出信号CNTO变成逻辑“1”状态时，PLL电路进入第三操作区域REGION3。
如图9所示，当延迟时间td被设置为较长时，PLL电路更迅速地进入第二操作区域REGION2。相反，如图10所示，当延迟时间td被设置为较短时，PLL电路更缓慢地进入第二操作区域REGION2。
参考图12，锁存电路对应于包括两个“或非”门的RS锁存电路，所述两个“或非”门彼此交叉耦合。在图12中，计数器输出信号CNTO对应于S输入，窗口外信号OUTWIN对应于R输入。RS锁存电路根据图12所示的真值表操作。
当窗口外信号OUTWIN处于逻辑“1”状态并且计数器输出信号CNTO处于逻辑“0”状态时，输出Q变成逻辑“0”。而且，当窗口外信号OUTWIN处于逻辑“0”状态并且计数器输出信号CNTO处于逻辑“1”状态时，输出Q变成逻辑“1”。此处，锁存电路660的输出信号Q是锁定检测信号LDTO。
图13是示出当PLL电路在第一操作区域中操作时、在图6中所示的PLL电路的相关信号的仿真结果的波形图。
图14是示出在第一至第三操作区域操作的、图6所示的PLL电路的相关信号的仿真结果的波形图。
图15是示出图6的PLL电路的VCO输入信号VCOI和锁定检测信号LDTO的仿真结果的图。
图13至图15所示的仿真结果是当本发明的示例锁定检测器应用于使用无死区(non-dead zone)PFD的频率合成器的PLL电路时的结果。当使用无死区PFD时，向上信号SUP和向下信号SDN的周期同时处于逻辑“1”状态。
在锁定窗口进入检测器640中的延迟电路642的延迟时间为8nsec、PFD的延迟时间为4nsec、和参考信号的频率为40MHz的条件下，执行模拟。
锁定窗口被设置为4nsec，以便确保稳定性，并且由七个JK触发器组成的128-计数器被用来确保精度。由计数器620产生的计数时间是128×25纳秒＝3.2usec。当由锁定窗口进入检测器640中的延迟电路642产生的延迟时间减少时，锁定检测器600输出锁定检测信号LDTO的时间点可能较迟，但是表示PLL电路何时进入锁定状态的检测信号LDTO在PLL电路更接近目标频率的时间点输出。
参考图13，当PLL电路在第一操作区域REGION1中时，向上信号SUP的脉宽相对较宽，而向下信号SDN的脉宽相对较窄。锁定窗口进入检测器640中的“或非”门641的输出信号A具有逻辑“0”状态，其比由延迟电路642产生的延迟时间td长得多。因此，窗口内信号INWIN保持逻辑“0”状态。在第一操作区域REGION1中，向上信号SUP和向下信号SDN不交替出现，而是向上信号出现在第一操作区域REGION1的绝大部分。因此，计数器620处于禁用状态。
参考图14，PLL电路在从锁定窗口进入检测器640输出的窗口内信号INWIN转变到逻辑“1”状态的时间点处接近第二操作区域REGION2。在参考信号SIN与反馈信号SFEED之间的偏移在锁定窗口中的同时，在由计数器620产生的计数时间之后产生锁定检测信号LDTO。
如图15所示，在VCO(图6的400)的输入信号VCOI基本稳定、即基本实现PLL电路的相位锁定之后，产生锁定检测信号LDTO。
虽然已结合本发明的优选实施例详细示出和描述了本发明，但本领域技术人员应当理解，在不背离由所附权利要求定义的本发明的精神和范畴的情况下，可以在形式和细节上做出各种修改。

Claims (29)

1.一种锁定检测电路，包括：
锁定窗口进入检测电路，用于在被延迟的向上信号或被延迟的向下信号的前沿处检测由相位频率检测器产生的向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和
锁定检测信号产生电路，用于当在预定时间周期期间内锁定窗口进入检测信号持续激活时，计数锁相环电路的输入信号，以便产生锁定检测信号。
2.根据权利要求1所述的锁定检测电路，其中所述锁定窗口进入检测信号是在向上信号或向下信号的脉宽进入锁定窗口时被激活的。
3.根据权利要求1所述的锁定检测电路，其中所述锁定窗口进入检测电路包括：
或非门，用于对于向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；
延迟电路，用于将第一信号延迟预定时间周期，以便产生第二信号；和
触发器，用于在第二信号的前沿处检测第一信号的状态，以便输出锁定窗口进入检测信号。
4.根据权利要求3所述的锁定检测电路，其中所述锁定窗口是根据由延迟电路产生的延迟时间而确定的。
5.根据权利要求3所述的锁定检测电路，其中当第一信号处于逻辑“高”状态时，在第二信号的下降沿处控制所述触发器。
6.根据权利要求1所述的锁定检测电路，其中所述锁定检测信号产生电路包括：
第一触发器，用于产生由锁定检测信号复位并且在锁相环电路的输入信号的前沿处转变的输出信号；和
第二至第n触发器，用于产生在相邻触发器的反相输出信号的前沿处转变的输出信号，其中第n触发器的输出信号被提供为锁定检测信号。
7.根据权利要求6所述的锁定检测电路，其中，在锁定窗口进入检测信号激活期间，当在锁相环电路的输入信号的第一脉冲之后已经过了对应于锁相环电路的输入信号的周期的2n倍的时间周期时，所述锁定检测信号被激活。
8.根据权利要求6所述的锁定检测电路，其中每个触发器由锁定窗口进入检测信号复位。
9.根据权利要求6所述的锁定检测电路，其中每个触发器是具有J输入端和K输入端的JK型触发器，其中逻辑“1”被施加到J输入端和K输入端两者。
10.根据权利要求6所述的锁定检测电路，其中所述锁定检测信号产生电路还包括锁存电路，其用于锁存和输出锁定检测信号。
11.根据权利要求6所述的锁定检测电路，其中所述锁定窗口进入检测信号包括：
当向上信号或向下信号的脉宽在锁定窗口之内时被激活的窗口内信号；和
当向上信号或向下信号的脉宽在锁定窗口之外时被激活的窗口外信号。
12.根据权利要求11所述的锁定检测电路，其中所述锁定检测信号产生电路还包括锁存电路，所述锁存电路响应锁定检测信号而被设置并且响应窗口外信号而被复位。
13.一种锁相环电路，包括：
相位频率检测器，用于产生表示参考信号与反馈信号之间的相位差的向上信号和向下信号；
电荷泵，用于响应向上信号和向下信号的状态而输出DC电压信号；
环路滤波器，用于对DC电压信号积分，以便产生积分信号；
压控振荡器，用于产生具有随着积分信号的DC电平而变化的频率的振荡信号；
锁定窗口进入检测电路，用于在被延迟的向上信号或被延迟的向下信号的前沿处检测向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和
锁定检测信号产生电路，用于当在预定时间周期期间锁定窗口进入检测信号持续地激活时，计数锁相环电路的输入信号，以便产生锁定检测信号。
14.根据权利要求13所述的锁相环电路，还包括分频器，用于根据压控振荡器的输出信号来产生低频反馈信号。
15.根据权利要求13所述的锁相环电路，其中所述锁定窗口进入检测信号在向上信号或向下信号的脉宽进入锁定窗口时被激活。
16.根据权利要求13所述的锁相环电路，其中所述锁定窗口进入检测电路包括：
或非门，用于对向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；
延迟电路，用于将第一信号延迟预定时间周期，以便产生第二信号；和
触发器，用于在第二信号的前沿处检测第一信号的状态。
17.根据权利要求16所述的锁相环电路，其中所述锁定窗口是根据由延迟电路产生的延迟时间而确定的。
18.根据权利要求16所述的锁相环电路，其中当第一信号处于逻辑“高”状态时，在第二信号的下降沿处控制所述触发器。
19.根据权利要求13所述的锁相环电路，其中所述锁定检测信号产生电路包括：
第一触发器，用于产生由锁定检测信号复位并且在锁相环电路的输入信号的前沿处转变的输出信号；和
第二至第n触发器，用于产生在相邻的在前触发器的反相输出信号的前沿处转变的输出信号，其中第n触发器的输出信号被提供为锁定检测信号。
20.根据权利要求19所述的锁定环电路，其中，在锁定窗口进入检测信号激活期间，当在锁相环电路的输入信号的第一脉冲之后已经过了对应于锁相环电路的输入信号的周期的2n倍的时间周期时，所述锁定检测信号被激活。
21.根据权利要求19所述的锁定环电路，其中每个触发器由锁定窗口进入检测信号复位。
22.根据权利要求19所述的锁定环电路，其中每个触发器是具有J输入端和K输入端的JK型触发器，其中逻辑“1”被施加到J输入端和K输入端两者。
23.根据权利要求19所述的锁定环电路，其中所述锁定检测信号产生电路还包括用于锁存和输出锁定检测信号的锁存电路。
24.根据权利要求19所述的锁定环电路，其中所述锁定窗口进入检测信号包括：
当向上信号或向下信号的脉宽在锁定窗口之内时被激活的窗口内信号；和
当向上信号或向下信号的脉宽在锁定窗口之外时被激活的窗口外信号。
25.根据权利要求24所述的锁定环电路，其中所述锁定检测信号产生电路还包括锁存电路，所述锁存电路响应锁定检测信号而被设置并且响应窗口外信号而被复位。
26.一种锁相环电路的锁定检测方法，包括：
在被延迟的向上信号或被延迟的向下信号的前沿处检测由相位频率检测器产生的向上信号或向下信号的状态，以便产生锁定窗口进入检测信号，其中被延迟的向上信号或被延迟的向下信号基本上被延迟了一个锁定窗口；和
当在预定时间周期期间内持续激活锁定窗口进入检测信号时，计数锁相环电路的输入信号，以便产生锁定检测信号。
27.根据权利要求26的锁相环电路的锁定检测方法，其中所述锁定窗口进入检测信号是在向上信号或向下信号的脉宽进入锁定窗口时被激活的。
28.根据权利要求26的锁相环电路的锁定检测方法，其中所述锁定窗口进入检测信号是通过下列步骤产生的：
对向上信号和向下信号执行逻辑“或非”操作，以便产生第一信号；
将第一信号延迟预定时间周期，以便产生第二信号；和
在第二信号的前沿处检测第一信号的状态，以便输出锁定窗口进入检测信号。
29.根据权利要求28的锁相环电路的锁定检测方法，其中所述锁定窗口是根据第一信号与第二信号之间的延迟时间而确定的。
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