CN1144116C - 时钟发生器 - Google Patents

Abstract

本发明用来解决倍频电路不能输出正确的倍频时钟、对温度等变化补偿能力差而导致锁相困难的问题。在提供频率为输入时钟的预定倍数的输出时钟的倍频电路(40)中，在有外来复位信号输入时，或在时钟发生器(20)在一个输入时钟周期内输出的时钟脉冲不是预定的倍频数时，计数器(52)就被初始化，从而使数字延迟线(56)的延迟时间初始化成最小值，然后再逐渐增大延迟时间，以产生所要求的倍频输出时钟。

Description

时钟发生器

技术领域

本发明涉及可以低压控制的不受噪声影响正确动作的时钟发生器。

背景技术

PLL(锁相环)已经广泛地用于各个领域，用来输出与输入时钟信号同步但频率倍增的时钟信号。

最近的微处理器工作在例如几百兆赫那样高的工作频率，因此对于微处理器来说备有PLL是必需的。

常规的PLL是模拟型的，通过充电泵控制存储压控振荡器(VCO)控制电压的电容器的电压来控制振荡的频率。然而，这种常规的模拟型PLL很难在低电压下加以控制，而且受噪声的影响相当大。此外，常规的PLL还有需要较长时间才能达到稳态、一旦没有输入时钟便停振和需要很长一段时间再重新开始工作等一系列问题。

为了消除和解决上述这些缺点或问题，常规技术提供了各种方法。例如，在文献1“利用数字CMOS标准单元的便携式时钟倍频器”(“APortable Clock Multiplier Generator Using Digital CMOS StandardCells”，Michel Combes，Karim Dioary，and Alain Greiner，IEEE Journalof Solid State Circuits，Vol.31，No.7，July，1996.)中揭示了一种利用数字延迟线的倍频发生器。

图8示出了一种常规的倍频器的方框图。图中：1标示的为触发电路，2为分频器，3为比较器，4为控制电路，而6和7都为延迟电路。图9示出了图8这种常规倍频器10的工作波形。

下面说明这种常规倍频电路的工作情况。

在图8所示的常规倍频电路的工作中，按照作为数字延迟线的延迟电路6、7的延迟时间的初始状态，有可能进入如图9这个定时图所示的从时刻T1至时刻T2的这段时间内触发电路1没有脉冲输出的状态。

在这种情况下，按照从输入时钟的上升沿(时刻T1)到使分频器2的输出信号M无效的延迟时间与从作为触发电路1的输出信号A的倍频时钟输出信号的第四个脉冲的下降沿(时刻T1)到使输出信号M有效的延迟时间之间的延迟时间差，有可能出现如图9所示的从时刻T1至T2那样的在输入时钟的一个周期内使输出信号M连续有效而不能输出正确的倍频输出信号的问题。

此外，作为上述原技术的文献1所示的倍频电路10还没有论及输入时钟与分频器2的输出信号M之间的锁相。因此，文献1所提供的是功能不充分的PLL。

另外，还有一种常规技术，用一个锁相电路与图8所示采用数字延迟线的倍频电路10相配合。

图10示出了一种用锁相电路与图8所示采用数字延迟线的倍频电路10配合而得到的常规时钟产生电路15的方框图。图中：10标示的为图8所示的倍频电路，11为锁相电路，12为形成锁相电路11的数字延迟线，13为数字计数器，而14为比较器。

下面将对这种常规时钟产生电路的工作情况进行说明。

倍频电路10输出的倍频时钟输出信号(输出时钟)输入锁相电路11的数字延迟线12，而数字延迟线12向外部输出PLL输出信号。比较器14将PLL输出信号的相位与输入时钟的相位进行比较，向数字延迟线12输出比较结果，作为反馈信号，以便调整输入时钟与PLL输出信号之间的延迟，使输入时钟与PLL输出信号在相位上一致。

然而，如图10配置的常规时钟产生电路15有一个缺点，由于例如在数字延迟线12的延迟时间大于输入时钟周期的情况下，根据由频率信增电路10中的比较器3或锁相电路11中的比较器14得出的比较结果进行周期和相位补偿需要许多时间，因此补偿PLL输出信号延迟的补偿能力受到电压、温度等不良影响。

图11示出了图10所示常规时钟产生电路15的工作波形。如图所示，在常规时钟产生电路15的数字延迟线12的延迟时间锁定为输入时钟周期的两倍的情况下，在T4从频率倍增电路10中的比较器3输出的比较结果要在T4后延迟两个输入时钟周期才从锁相电路11输出，作为PLL输出信号。这就会导致补偿能力差、由于在T5产生的是不正确的PLL输出信号而使延迟补偿的操作过程不能正确进行的结果。

图12示出了常规数字延迟线12的配置方框图。图中：17标示的为一组形成数字延迟线12的延迟元，而18为从这组延迟元件中选择一个元的选择器。

例如，在上述文献1中和在文献2“倍频的零抖动延迟锁相环”(“Multifrequency Zero-Jitter-Delay-Locked Loop”，Auner Efendovich，et.，IEEE Journal of Solidstate circuits.vl.19，No.1，Jannury，1994)中，选择器18为了调整延迟时间选择延迟元17中的一个元。

然而，在具有这种配置的常规数字延迟线中，即使要求数字延迟线的延迟时间比较短，也必需接通全部延迟元17，从而耗费了不必要的功率。

图13示出了另一种常规数字延迟线的配置方框图。如图所示，输入端的位置利用控制信号“a”和“b”加以改变，使得每个延迟元可有选择地激活，以便得到所需的延迟时间，从而减小了数字延迟线的功率损耗。然而，图13所示的这种数字延迟线配置有一个缺点，例如，在时钟产生电路工作时计数器值改变(即输入端位置从节点“a”移至节点“b”)的情况下，在时刻T8会有不稳定的电位加到输出端“a”上，如图14所示。

如上所述，在用数字延迟线与常规时钟产生电路配合的这种数字PLL中，由于数字延迟线的初始状态会导致不能正确输出作为倍频电路10输出信号的倍频时钟输出信号的情况，而且由于锁相电路11中的数字延迟线12的初始状态，在根据倍频电路10和锁相电路11中的比较器3和14的比较结果计算出的数字延迟线的延迟时间的改变在PLL输出信号中得到反映前就进行接着的相位比较，因此有着对温度和电压的改变补偿能力不足、锁相困难的缺点。

此外，如果数字延迟线中的所有延迟元都要接通，就会耗费不必要的功率。然而，为了避免不必要的功率消耗而移动数字延迟线的输入位置，那么在计数器值改变时由于在数字延迟线的输出端上会产生问题，很难正确锁相。

发明内容

因此，本发明的目的是提出一种能克服上述这些问题的时钟发生器，这种时钟发生器容易在低电压下进行控制、受噪声影响小、锁相时间短、即使暂时没有输入时钟也能使数字PLL正确动作产生所需的时钟，而且抖动小、精度高。

根据本发明的第一方面，提供一种时钟发生器，其包括一个用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号的倍频电路，其中所述倍频电路包括：一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路；和一个用于设定所述第一延迟电路的延迟时间并用于控制所述第一延迟电路的工作的计数器；其中，当从外部传送一个复位信号，或由所述倍频电路在所述输入时钟信号的一个周期中提供的输出时钟信号的数目小于一预定的倍数时，所述倍频电路的工作被初始化；以及在所述时钟发生器的工作被初始化或接收外来复位信号时，设定所述计数器内的计数值，以使得所述第一延迟电路的延迟时间为最小值，从而可以可靠地得到高精度的所要求的倍频输出时钟信号。

根据本发明的第二方面，上述本发明的时钟发生器中的第一计数器的计数值按照第一延迟电路的延迟时间被更新前后的值之间的差别为最小那样的方式进行更新，从而可以逐渐增大输出时钟的脉冲宽度，可靠地得到高精度的所要求的倍频输出时钟信号。

根据本发明的第三方面，上述本发明的时钟发生器中的计数器包括触发器电路。

根据本发明的第四方面，提供一种时钟发生器，包括：一个倍频电路，用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号，所述倍频电路包括：一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路，和一个用于设定所述第一延迟电路的延迟时间并用于控制该第一延迟电路的工作的第一计数器；以及一个锁相电路，所述锁相电路包括：一个用于接收由所述倍频电路中的第一延迟电路所提供的输出时钟信号、并用于使所述输出时钟信号延迟预定时间长度的第二延迟电路；和一个用于设定和控制所述第二延迟电路的延迟时间长度的第二计数器，其中，所述倍频电路还包括一个第三计数器，其中当该第三计时器的初始值为第一值而所述第一计数器的计数值在一段预定时间内没有改变时设定一个第二值，在所述第三计数器的计数值从所述第一值变为所述第二值时，设定第二计数器的计数值，以使得所述第二延迟电路的延迟时间等于或大于所述第一延迟电路的延迟时间，从而提高了锁相的精度。

根据本发明的第五方面，上述本发明的时钟发生器中所述第一计数器和所述第二计数器各包括触发器电路，且所述第三计数器包括一个1比特的触发器电路。

根据本发明的第六方面，提供一种时钟发生器，包括：一个第一延迟电路和一个第二延迟电路，其中所述第一延迟电路和所述第二延迟电路各包括多个相互串联连接的延迟元，根据与所述第一延迟电路和第二延迟电路相应的第一触发器电路或第二触发器电路传送的计数值选择所述多个延迟元中的一个延迟元；和一旦选择了一个延迟元，也选择与该被选择的延迟元相邻的一个延迟元，并且一个被延迟的输入脉冲提供给该两个被选择的延迟元，从而防止了错误动作，而且减小了采用这种延迟电路的时钟发生器和PLL(锁相环)的功率消耗。

根据本发明的第七方面，上述本发明的时钟发生器中的所述多个延迟元各包括两个并联的电路，该两个电路各包括具有n个串联的PMOS晶体管的PMOS晶体管组，以及具有n个串联的NMOS晶体管的NMOS晶体管组，其中n为正整数，该PMOS晶体管组中一个PMOS晶体管的栅极与该NMOS晶体管组中一个NMOS晶体管的栅极相连接。

附图说明

图1为作为本发明的一个实施例的时钟发生器的方框图；

图2为图1所示时钟发生器的PLL的方框图；

图3为PLL的工作波形图；

图4为延迟微调电路的电路图；

图5为示出倍频部中的计数器的低位3比特值、各控制信号与延迟微调电路输出的4倍频输出之间关系的波形图；

图6为锁相部的工作波形图；

图7为数字延迟线的电路图；

图8为常规倍频电路的方框图；

图9为图8所示常规倍频电路的工作波形图；

图10为采用数字延迟线的锁相电路与采用数字延迟线的如图8所示的常规倍频电路组合而成的常规时钟发生器的方框图；

图11为图10所示常规时钟发生器的工作波形图；

图12为常规数字延迟线的方框图；

图13为另一个常规数字延迟线的方框图；以及

图14为图13所示的常规数字延迟线的工作波形图。

图中标号所示的部件如下：

20为时钟发生器

40为倍频部(倍频电路)

41为锁相部(锁相电路)

52为计数器(第一计数器)

56为数字延迟线(第一延迟电路)

59为延迟微调电路(第一延迟电路)

60为锁定检测电路(第三计数器)

65为计数器(第二计数器)

69、71为数字延迟线(第二延迟电路)

具体实施方式

下面对本发明的实施方式进行说明。

图1为按照本发明的实施方式1实施的时钟发生器20的方框图。图中：21标示的锁相环(以下简称为PLL)，22为二相时钟发生器，23、24和37均为倒相器，27为由选通控制倒相器构成的时钟驱动器，而34、35和36为接收按本实施方式实施的时钟发生器20所产生的时钟信号的外部电路。时钟发生器20包括PLL21、二相时钟发生器22、倒相器23和24以及时钟驱动器27。

下面说明时钟发生器20的工作情况。

按本发明实施方式1实施的时钟发生器20中的PLL21输出是输入信号(以下称为输入时钟)四倍频的时钟信号作为PLL输出信号(PLL输出)。PLL输出信号由二相时钟发生器改变成二相不交叠信号P1G和P2G。这两个二相不交叠信号P1G和P2G通过时钟驱动器27相应送至外部电路34、35和36。时钟驱动器27的输出信号P1C和P2C送至外部电路34，时钟驱动器27的输出信号P1B和P2B送至外部电路35，而时钟驱动器27的输出信号P1A和P2A送至外部电路36。

例如，在外部电路34的输出状态不变(外部电路34不工作)的情况下，时钟驱动器27的输出信号P1C、P2C固定在低电平(L电平)，送至外部电路34。而在外部电路35的输出状态不变(即外部电路35不工作)的情况下，时钟驱动器27的输出信号P1B、P2B固定在低电平(L电平)，送至外部电路35。同样，在外部电路36的输出状态不变(即外部电路36不工作)的情况下，时钟驱动器27的输出信号P1A、P2A固定在低电平(L电平)，送至外部电路36。PLL21具有控制PLL输出使倒相器37的输出的相位等于输入时钟的相位的功能。

图2为图1所示时钟发生器中所用的PLL21的配置方框图。PLL21由倍频电路40(以下称为倍频部40)和锁相电路41(以下称为锁相部41)两部分组成。

下面详细说明组成PLL21的倍频部40和锁相部41。

倍频部40具有产生为输入时钟四倍的倍频时钟的功能。虽然在本实施方式中倍频部40产生四倍频的时钟，然而本发明并不局限于此，例如PLL也可以产生诸如2倍频、6倍频、8倍频等预定倍频时钟。

下面说明倍频部40的工作情况。

图3示出了PLL21的工作波形。

在图2所示的倍频部40中，粗线构成的环路示出了环形振荡器100，用来向锁相部41输出所产生的4倍频时钟。但是，这个环形振荡器100在控制信号DL-ACT为无效期间被强迫为L电平，而在控制信号DL-START为有效期间被强迫为H电平。

如图3这个波形图所示，控制信号DL-ACT在输入时钟的上升沿(如在时刻T10)处上升为有效，而在四倍频输出的第四个脉冲的下降沿(如在时刻T11)处下降为无效。

数字延迟线56(第一延迟电路)由96个串联的延迟元(例如选择器)组成，因此延迟时间有96级可调。例如，可以用10位计数器52(第一计数器)的高7位来控制数延迟器56的延迟时间。控制信号PLL-reset有效时计数器52复位为1的初始值。这将数字延迟线56的延迟时间设为最小值。每两个输入时钟周期计数器的值加1。

在输入时钟的上升沿与DL-OUT的下降沿相位一致的时刻(即时刻T12后下一个输入时钟脉冲的上升时刻T13，计数器52停止向上计数。这样，由于计数器52可以从最小值向最大值逐渐设定数字延迟线56的延迟时间，从而避免了在前面对现有技术所说明的那样分频器输出信号连续有效导致续错误地锁在3倍频、2倍频上而不能输出正确的倍频输出信号。

例如，在控制信号DL-ACT在输入时钟的上升沿处有效时，倍频电路40确定是否在一个输入时钟周期内四倍频输出所输出的还不到四个脉冲，如果是，就使控制信号PLL-reset有效，将计数器52的值复位。这样，即使在电源刚接通的初始状态下PLL21的工作不稳定，PLL21的工作也可以可靠地复位。此外，可以用外部供给的外部复位信号使控制信号PLL-reset有效。这个外部复位信号可以用由半导体芯片外部装置提供的复位输入信号或者用在电源接通时有效的电源接通复位传号产生。

图4示出了一个延迟微调电路的配置方框图。图中：59标示的为延迟微调电路(第一延迟电路)，75和76为延迟元。

下面说明延迟微调电路59的工作情况。

延迟微调电路59在DL-CNT产生电路57输出的控制信号DL-CNT为高电平时附加延迟元75这样一级的延迟时间，从而对数字延迟线56的延迟时间进行微调。

由于DL-CNT产生电路57输出的控制信号DL-CNT在输入时钟周期中途转换成高电平，因此同一输入时钟周期内的四倍频输出的一部分脉冲的宽度可以被展宽延迟元这一级的延迟时间。

DL-CNT产生电路57根据10位计数器52的低3位值和脉冲计数器400的输出C1至C7的值产生控制信号DL-CNT。

图5为示出倍频部40中的计数器52的低3位值，诸如DL-CNT、C1至C8、DL-ACT这类的各控制信号，以及延迟微调电路59输出的4倍频输出之间的关系的波形图。

如图5这个波形图所示，在10位计数器52的低3位值为0时，延迟微调电路59输出的4倍频输出的所有脉冲都具有同样的宽度。然而，随着计数器52的低3位值逐渐例如从1增加到7，延迟微调电路59输出具有延迟微调电路59中的一级延迟元的延迟时间那样的宽度的脉冲，作为4倍频输出。

在计数器52的计数值在20个以上的输入时钟周期期间没有改变的情况上，锁定检测电路(第三计数器)60就输出一个锁定检测信号。在锁定检测信号有效后，如果由于环境温度、电压和其他因素变化而使输入时钟的上升沿与控制信号DL-OUT相互有移动的话，计数器52的计数值就会根据移动量加1或减1，消除相位差。特别是，一旦锁定检测信号有效，就不会无效，除非有控制信号PLL-reset输入计数器52。

下面说明PLL21中的锁相部41的工作情况。

图6示出了PLL21中的锁相部41的工作波形。

在锁相部41中，倍频部40输出的4倍频输出由锁相部41中的两个数字延迟线(第二延迟电路)69和71延迟所需的时间，以便使输入时钟的相位与控制信号P1P的相位一致。锁相部41在复位后并不立即工作，要到倍频部40中的锁定检测电路60输出的锁定检测信号有效时才开始工作。

锁相部41中的计数器65(第二计数器)用高5位值控制数字延迟线69，而用低3位值控制数字延迟线71。数字延迟线71具有由8个延迟元串联而成的结构，这种结构也用于倍频部40中的数字延迟线56。数字延迟线69具有由32个延迟元串联而成的结构，每个延迟元的延迟时间是为数字延迟线71中的延迟元的6至8倍(这个范围取决于温度、电压和各过程的变化范围)。

在锁相部41中，数字延迟线69对输入时钟的相位和控制信号P1P的相位进行粗调，然后再由数字延迟线71进行微调。

倍频部40中的计数器52的计数值在锁定检测电路60输出的锁定检测信号为有效时置入计数器65，作为初始值。

计数器65的计数值根据输入时钟的上升沿与控制信号P1P的下降沿之差加1或减1，而在这两个相位相等时计数器65停止计数。可是，一旦停止计数后，由于温度、电压和其他影响而使输入时钟的相位与控制信号P1P的相位有差异时，计数器65的计数值就根据这差异量加1或减1，以使这两个的相位一致。

将倍频部40中的计数器52的计数值设定为初始值的意义是：在锁相部41开始工作时，为了在相位超前(减少计数值)和相位滞后(增加计数值)这两种情况下，无论朝哪个方向操作都能肯定得到同步沿，预先令延迟时间为半个周期，而设定锁相部41锁定时的数字延迟线69的延迟时间在一个输入时钟周期以内，以便肯定进行锁相、得到良好的锁相性能。如果锁相部41的数字延迟线69的延迟时间在两个周期以上的情况下进行锁相，那么由于在根据控制信号P1P改变倍频部40中的计数器52的计数值或锁相部41中的计数器65的计数值以前就执行相位比较，因此锁相操作很难执行，锁相性能较差。

下面说明在倍频部40和锁相部41中所用的数字延迟线56、69和71的工作情况。

图7示出了构成数字延迟线56、69和71的一个电路图。图中，延迟元n(n＝1，...，y，y-1，...，n-1，n)各具有由两个电路并联的结构，每个电路包括两个串联的PMOS晶体管和两个串联的NMOS晶体管，串联连接。两个PMOS晶体管和两个NMOS晶体管串联连接的连接点为本延迟元的输出节点，通过所设置的输出倒相器连接至下一个延迟元。每个延迟元都有一个接收输入脉冲的输入节点。倍频部40内的数字延迟线56有96个(即n＝95)串联连接的延迟元，锁相部41内的数字延迟线71有8个(n＝7)串联连接的延迟元，而数字延迟线69有32个(n＝31)串联连接的延迟元。

下面说明数字延迟线的工作情况。

按照计数器52、65输出的计数值，控制信号WL(n)从各数字延迟线56、69、71中选择出所需的延迟元，输入脉冲作为控制信号输入所选延迟元的输入节点n(n＝0，...，y，y+1，...，n-1，n)。

这样，通过改变输入脉冲的输入位置来调整数字延迟线56、69、71的延迟时间。与传统的改变输出位置来改变数字延迟线的延迟时间的方法相比，这种改变输入位置的方法可以有效地减少在高频情况下进行开关操作的晶体管的数量。

在计数器52、65的计数值为y的情况下，控制信号WL(y)使输入脉冲通过延迟元y的输入节点y输入延迟元y。在这种情况下，由于两个控制信号，即控制信号WL(y)和控制信号WL(y+1)有效，输入脉冲从延迟元y和y+1的输入节点输入，从而可靠地避免了出现如在对原有技术进行说明的图14中的时刻T7至T8期间输出a电位不稳定那样的状态。

如上所述，按照本发明的这个优选实施例，数字延迟线的延迟时间由计数器设定，可由外部提供的复位信号复位，或者在倍频电路输出的倍频脉冲在一个输入时钟周期内数目少于预定的倍频倍数的情况下复位。复位后，由于是逐渐增大数字延迟线的延迟时间，因此即使在低电压下也容易进行控制，可靠地将输出时钟锁定为满足所要求的倍频数，而且无论计数器的初始状态如何，也能可靠地提供得到正确倍频的时钟。此外，由于数字延迟线通过由计数器指定的延迟元和相邻的下一个延迟元这两个延迟元得到输入脉冲，因此可以避免错误动作，减小功率消耗和增大对环境温度、电压等变化的补偿能力。

如上所述，根据本发明，由于提供一种时钟发生器，其包括一个用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号的倍频电路，其中所述倍频电路包括：一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路；和一个用于设定所述第一延迟电路的延迟时间并用于控制所述第一延迟电路的工作的计数器；其中，当从外部传送一个复位信号，或由所述倍频电路在所述输入时钟信号的一个周期中提供的输出时钟信号的数目小于一预定的倍数时，所述倍频电路的工作被初始化；以及在所述时钟发生器的工作被初始化或接收外来复位信号时，设定所述计数器内的计数值，以使得所述第一延迟电路的延迟时间为最小值，从而可以可靠地得到高精度的所要求的倍频输出时钟信号。

根据本发明，由于上述本发明的时钟发生器中的第一计数器的计数值按照第一延迟电路的延迟时间被更新前后的值之间的差别为最小那样的方式进行更新，从而可以逐渐增大输出时钟的脉冲宽度，可靠地得到高精度的所要求的倍频输出时钟信号。

根据本发明，上述本发明的时钟发生器中的计数器包括触发器电路。

根据本发明，由于提供一种时钟发生器，包括：一个倍频电路，用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号，所述倍频电路包括：一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路，和一个用于设定所述第一延迟电路的延迟时间并用于控制该第一延迟电路的工作的第一计数器；以及一个锁相电路，所述锁相电路包括：一个用于接收由所述倍频电路中的第一延迟电路所提供的输出时钟信号、并用于使所述输出时钟信号延迟预定时间长度的第二延迟电路；和一个用于设定和控制所述第二延迟电路的延迟时间长度的第二计数器，其中，所述倍频电路还包括一个第三计数器，其中当该第三计时器的初始值为第一值而所述第一计数器的计数值在一段预定时间内没有改变时设定一个第二值，在所述第三计数器的计数值从所述第一值变为所述第二值时，设定第二计数器的计数值，以使得所述第二延迟电路的延迟时间等于或大于所述第一延迟电路的延迟时间，从而提高了锁相的精度。

根据本发明，上述本发明的时钟发生器中所述第一计数器和所述第二计数器各包括触发器电路，且所述第三计数器包括一个1比特的触发器电路。

根据本发明，由于提供一种时钟发生器，包括：一个第一延迟电路和一个第二延迟电路，其中所述第一延迟电路和所述第二延迟电路各包括多个相互串联连接的延迟元，根据与所述第一延迟电路和第二延迟电路相应的第一触发器电路或第二触发器电路传送的计数值选择所述多个延迟元中的一个延迟元；和一旦选择了一个延迟元，也选择与该被选择的延迟元相邻的一个延迟元，并且一个被延迟的输入脉冲提供给该两个被选择的延迟元，从而防止了错误动作，而且减小了采用这种延迟电路的时钟发生器和PLL(锁相环)的功率消耗。

根据本发明，由于所包括的第一计数器和第二计数器各由一个触发器组成，而第三计数器由一个1比特的触发器组成，因此即使在低电压下也可很容易地控制延迟电路的延迟时间。

Claims (8)

1.一种时钟发生器，其包括一个用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号的倍频电路(40)，其中所述倍频电路(40)包括：

一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路(56，59)；和

一个用于设定所述第一延迟电路(56，59)的延迟时间并用于控制所述第一延迟电路(56，59)的工作的计数器(52)；

其中，当从外部传送一个复位信号，或由所述倍频电路(40)在所述输入时钟信号的一个周期中提供的输出时钟信号的数目小于一预定的倍频倍数时，所述倍频电路(40)的工作被初始化；以及

在所述时钟发生器的工作被初始化或接收外来复位信号时，设定所述计数器(52)内的计数值，以使得所述第一延迟电路(56，59)的延迟时间为最小值。

2.一种按权利要求1所述的时钟发生器，其特征在于：所述计数器(52)的计数值按照使所述第一延迟电路(56，59)的延迟时间被更新前后的值之间的差别为最小那样的方式进行更新。

3.一种按权利要求1所述的时钟发生器，其特征在于：所述计数器(52)包括触发器电路。

4.如权利要求2所述的时钟发生器，其特征在于：所述计数器(52)包括触发器电路。

5.一种时钟发生器，包括：

一个倍频电路(40)，用于接收输入时钟信号并产生和输出频率为该输入时钟信号的预定倍数的输出时钟信号，所述倍频电路(40)包括：

一个用于对输出时钟信号的周期或相位进行步进延迟的第一延迟电路(56，59)；和

一个用于设定所述第一延迟电路(56，59)的延迟时间并用于控制该第一延迟电路(56，59)的工作的第一计数器(52)；以及

一个锁相电路，所述锁相电路包括：

一个用于接收由所述倍频电路(40)中的第一延迟电路(56，59)所提供的输出时钟信号，并用于使所述输出时钟信号延迟预定时间长度的第二延迟电路；和

一个用于设定和控制所述第二延迟电路的延迟时间长度的第二计数器(65)，

其中，所述倍频电路(40)还包括一个第三计数器(60)，其中当该第三计时器的初始值为第一值而所述第一计数器的计数值在一段预定时间内没有改变时设定一个第二值，在所述第三计数器的计数值从所述第一值变为所述第二值时，设定第二计数器的计数值，以使得所述第二延迟电路的延迟时间等于或大于所述第一延迟电路的延迟时间。

6.如权利要求5所述的时钟发生器，其特征在于：所述第一计数器(52)和所述第二计数器(65)各包括触发器电路，且所述第三计数器(60)包括一个1比特的触发器电路。

7.一种时钟发生器，包括：

一个第一延迟电路和一个第二延迟电路，其中所述第一延迟电路和所述第二延迟电路各包括多个相互串联连接的延迟元(n，n-1，...，y-1，y，...)；

根据与所述第一延迟电路和第二延迟电路相应的第一触发器电路或第二触发器电路传送的计数值选择所述多个延迟元(n，n-1，...，y-1，y，...)中的一个延迟元；和

一旦选择了一个延迟元(y)，也选择与该被选择的延迟元相邻的一个延迟元(y-1)，并且一个被延迟的输入脉冲提供给该两个被选择的延迟元(y，y-1)。

8.一种按权利要求7所述的时钟发生器，其特征在于：所述多个延迟元(n，n-1，...，y-1，y，...)各包括两个并联的电路，该两个电路各包括具有n个串联的PMOS晶体管的PMOS晶体管组，以及具有n个串联的NMOS晶体管的NMOS晶体管组，其中n为正整数，该PMOS晶体管组中一个PMOS晶体管的栅极与该NMOS晶体管组中一个NMOS晶体管的栅极相连接。

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