CN111404545B - 带数字修调功能的振荡器电路和时钟信号生成方法 - Google Patents

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Abstract

带数字修调功能的振荡器电路和时钟信号生成方法，涉及电子技术。本发明的带数字修调功能的振荡器电路，其特征在于，包括振荡器、分频器、脉冲发生器、计时器、计数器和数字控制模块，所述数字控制模块连接振荡器的修调接口，振荡器具有时钟信号输出端，时钟信号输出端还连接到分频器，分频器与脉冲发生器连接，脉冲发生器与计时器连接，计时器与计数器的使能端连接，计数器与数字控制模块连接，振荡器的输出端还与计数器的时钟输入端连接。本发明在保证快速启动的同时，保证了输出的时钟的精度。

Description

带数字修调功能的振荡器电路和时钟信号生成方法
技术领域
本发明涉及电子技术。
背景技术
片内时钟产生电路有很多种，弛豫(RC)振荡器、电感-电容压控振荡器(LC VCO)、环形振荡器、锁相环(PLL)等等；最常用的是PLL和弛豫振荡器。
PLL精度最高但是需要很长的启动时间，传统PLL结构如图1。传统PLL是一个相位误差控制系统，是将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位。在工作时，需要一个精准的参考时钟、电荷泵和滤波器。通过环路，将相位差转化为电压差，从而控制压控振荡器的输出时钟频率。
由于环路中把相位转化电压的过程，需要将电荷泵充电、放电和进行环路滤波，滤除高频分量及噪声，才能达到VCO所需的值，在这个过程中耗时较长，故启动时间长。
弛豫振荡器能快速启动，但是电路性能受很多非理想因素，如制造工艺、工作电压、工作温度等影响。输出时钟的精度较差，一般工作在几十KHz到一百MHz以内，所以一般不适合用于产生高频时钟的领域。
发明内容
本发明所要解决的技术问题是，提供一种可以快速启动并产生高精度的时钟输出的振荡器电路和时钟信号生成方法。
本发明解决所述技术问题采用的技术方案是，带数字修调功能的振荡器电路，其特征在于，包括振荡器、分频器、脉冲发生器、计时器、计数器和数字控制模块，所述数字控制模块连接振荡器的修调接口，振荡器具有时钟信号输出端，时钟信号输出端还连接到分频器，分频器与脉冲发生器连接，脉冲发生器与计时器连接，计时器与计数器的使能端连接，计数器与数字控制模块连接，振荡器的输出端还与计数器的时钟输入端连接。
所述振荡器用于输出为频率可调的方波；
所述分频器用于将接收到的时钟信号按照预定分频比分频；
所述脉冲发生器用于产生与输入信号同频率的脉冲信号；
所述计时器用于产生与输入脉冲信号同频率的、预定占空比的方波信号；
所述计数器用于在预定周期内、使能信号处于预定电平范围时对时钟输入端的输入进行计数；
所述数字控制模块用于对比输入的计数数值和预定目标值，由二者的差值产生修调码以控制振荡器。
本发明还提供一种时钟信号生成方法，其特征在于，包括下述步骤：
1)输出频率可调的振荡器生成时钟信号；
2)按预定分频比，对时钟信号进行分频，得到分频信号；
3)产生与分频信号同频率的脉冲信号；
4)产生与脉冲信号同频率的方波信号，所述方波信号的占空比为预定值；
5)以步骤4)产生的方波信号作为使能信号，在预定周期内、使能信号处于预定电平范围时对时钟信号进行计数；
6)计算步骤5)的计数值和目标值的差值，以此作为振荡器的频率修调控制信号。
进一步的，所述步骤6)包括：
a.计算计数值和目标值的差值，如果小于预设的阈值，则保持修调码不变，反之则进入步骤b；
b.采用下式更新修调码：C1＝T-S+C0，其中C1为新的修调码，T为预设的目标值，S为计数值，C0为当前修调码；
c.如果新的修调码大于预设的修调范围则报错，反之则以新的修调码作为振荡器的修调控制信号，振荡器以此信号进行频率修调。
本发明的有益效果是：相比于传统的弛豫振荡器，本专利电路使用了数字修调功能来检测输出时钟频率并加以调节，在保证快速启动的同时，保证了输出的时钟的精度。相比于传统的弛豫振荡器，采用数字模块对频率偏差进行处理，根据频率的实时变化来动态的修改修调码。相比于传统的PLL电路，本专利电路去掉了鉴相器、电荷泵、滤波器等电路，因此较为简单。相比于传统的PLL电路，通过设定频率偏差阈值，当偏差在可接受范围内的时候，不做修调，进一步提高启动速度；
附图说明
图1是现有技术的结构示意图。
图2是本发明的结构框图。
图3是本发明的仿真测试结果曲线图(仿真软件界面截图)。
图4是本发明的振荡器电路图。
图5是电流源IREF2充电电流修调原理图。
图6是电流源IREF3充电电流修调原理图。
图7是现有技术的振荡器波形图。
图8是本发明的分频器电路图。
图9是本发明的脉冲发生器电路图。
图10是本发明的计时器电路图。
图11是本发明的计数器电路图。
图12是本发明的数字控制模块的状态机示意图。
图13是本发明的环路修调波形图。
具体实施方式
参见图2，本发明包括：
第一级：振荡器。用于产生高频时钟，并可以通过修调码修调其输出频率值。
第二级：N分频器。其作用是将高频时钟分频为低频时钟，并送给脉冲发生器；
第三级：脉冲发生器，检测到低频时钟的上升沿之后，产生一个纳秒级别的短脉冲用于复位计时器。
第四级：计时器，其作用是产生计数器的使能信号。
第五级：M计数器，其作用是当计时器输出为高的时候，统计振荡器输出时钟CLK的周期个数。
第六级：数字控制模块，其作用是接收计数值并与目标值对比，计算出修调码来修调振荡器输出时钟CLK的频率。
分别说明如下：
第一级：振荡器，用于产生所需要的高频时钟，其电路结构如图4～图7所示，可以通过修调码修调其充放电电流，进而修调输出频率值。
图4中传输门1和传输门2分别由一组PMOS管和NMOS管并联构成。传输门1和传输门2也可以由单个的PMOS管或者NMOS管构成。
当SR触发器的输出Q为低，SR触发器的反向输出QN为高时，经过反向器之后的时钟输出CLK信号为高。此时，传输门1关断，传输门2导通，电流源IREF3对电容C1放电，VRAMP的电压不断降低。当VRAMP的电压低于VREFL电压时，比较器2输出变高，QN输出变低，Q输出变高，CLK变低。同时，传输门2关断，传输门1导通，电流源IREF2对电容C1充电，VRAMP的电压升高，当VRAMP的电压高于VREFL的电压后，比较器1和比较器2输出均为低，Q和QN的值保持不变。当VRAMP的电压，继续升高，高于VREFH后，比较器1输出又变为高，Q输出为低，QN输出为高，CLK又变为高，周而复始。
传统弛豫振荡器的波形如图7所示，td为比较器到Q之间的延时，VRAMP上升斜率为IREF2/C1，故从VREFL上升到VREFH的时间为trise＝(VREFH-VREFL)/IREF2/C1，同理从VREFH下降到VREFH的时间为tfall＝(VREFH-VREFL)/IREF3/C1，令IREF1＝IREF2＝IREF3，故忽略td时，CLK周期为T＝trise+tfall＝2R1C1，加入td后，T＝trise+tfall+4td＝2R1C1+4td。随着CLK频率的提高，td在周期中的占比越来越大，由于td随工艺温度等条件变化较大，故CLK频率的偏差也越来越大。
图5为充电电流IREF2的修调方式。由5个bit分别控制不同权重的电流源的导通、关断，进而修调IREF2的电流大小。其中，电流I1、电流I2、电流I3、电流I4、电流I5、电流I6是不同权重的电流源。IREF3和IREF2的大小相同，方向相反，如图6。
第二级：N分频器，参见图8，其作用是将高频时钟分频为低频时钟，并发送给脉冲发生器。
当N＝16时，则为16分频的分频器。16分频的分频器电路结构如图5所示，由D触发器DFF1、D触发器DFF2、D触发器DFF3、D触发器DFF4级联构成。CLKIN为时钟输入，CLKOUT为N分频后的时钟输出。级联不同的DFF触发器数量，可以得到不同分频比的时钟信号，级联N个DFF触发器，分频比为D＝2N。
第三级：脉冲发生器，检测到低频时钟的上升沿之后，产生一个短脉冲用于复位计时器。一种电路结构如图9所示，由反相器1、反相器2、反相器3、反相器4、与非门1、与非门2、P型MOS管MP1、N型MOS管MN1、电阻Rd和电容Cd构成，VIN为脉冲发生器的输入，VOUT_pulse为输出。脉冲宽度tp＝k*Rd*Cd，k为比例系数，是一个数学常数；
脉冲发生器也可以用其他电路来实现，只要完成短脉冲产生的功能即可。本发明所称的脉冲是指占空比明显小于0.5的信号，例如脉宽占整个周期的10％。
第四级：计时器，其作用是产生计数器的使能信号。电路结构如图10所示，由电流源IREF4、电流源IREF5、N型MOS管MN1、电容C、电阻R和比较器构成，VIN为计时器的输入，VOUT_T为输出。
当复位脉冲到来的时候，VRAMP先被下拉到0，同时VOUT_T变为1，复位脉冲结束后，电流源IREF5对电容C充电，直到VRAMP电压大于VREF之后，VOUT_T变为0。由于VREF＝IREF4*R，故ton＝VREF*C/IREF5＝IREF4*R*C/IREF5，若IREF4＝IREF5，则ton＝R*C。ton为计时时间。选择零温电阻可保证ton不随温度和电源电压变化。由于计时时间较长，故比较器延时的变化可以忽略不计。
第五级：M计数器，其作用是当计时器输出为高的时候，统计振荡器输出时钟CLK的周期个数。电路结构如图11所示，由4个D触发器DFF1、D触发器DFF2、D触发器DFF3、D触发器DFF4级联构成。CLKIN为计数器输入，DATA<4:1>为计数值的输出，通过检测CLKIN的下降沿来统计周期数。可以级联不同的D触发器，得到不同的计数值。M个触发器对应最大计数值为2M-1。
第六级：数字控制模块，其作用是接收计数值并与目标值对比，计算出修调码来修调振荡器输出时钟CLK的频率。其状态机如图12所示。预先设的目标值，判断计数值和目标值的差值有没有大过阈值，若大过阈值，就在当前修调码上减去该差值，否则修调码保持不变，然后判断修调码有没有超过修调范围。如果修调码没有超过修调范围门限，就输出新的修调码。否则，如果修调码超过修调范围门限，就向系统上报错误告警。表1示出了一个修调码与计数值变化对应关系的实例。
表1
修调码trim<5:1> 计数值变化
10000 -16
…… ……
11110 -2
11111 -1
00000 0
00001 +1
00010 +2
…… ……
01111 +15
本发明的整个环路的修调机制过程，如图13所示。
假设输出频率为10MHz，分频器设置为128分频，计时器的计时时间为10us，则计数的目标值为100个，阈值设为3，修调范围[-16,+15]，修调码与计数值的变化如表1所示。令第一次计数值为98(即频率为9.8MHz)，没有超过阈值，认为该频率可以接受，修调码不变为0。
由于温度、电源电压或器件衰减的影响，第二次计数值为95(频率为9.5MHz)，超出阈值。则计数值需要加5，修调码为00101，修调后频率为9.5*(1+5％)＝9.975MHz。
再过段时间第三次计数值为96(频率为9.6MHz)，超出阈值，计数值需要再加4，则累计计数值加9，修调码为01001，修调后频率为9.6*(1+9％)/(1+5％)＝9.965MHz。

Claims (3)

1.带数字修调功能的振荡器电路，其特征在于，包括振荡器、分频器、脉冲发生器、计时器、计数器和数字控制模块，所述数字控制模块连接振荡器的修调接口，振荡器具有时钟信号输出端，时钟信号输出端还连接到分频器，分频器与脉冲发生器连接，脉冲发生器与计时器连接，计时器与计数器的使能端连接，计数器与数字控制模块连接，振荡器的输出端还与计数器的时钟输入端连接；
所述振荡器用于输出为频率可调的方波；
所述分频器用于将接收到的时钟信号按照预定分频比分频；
所述脉冲发生器用于产生与输入信号同频率的脉冲信号；
所述计时器用于产生与输入脉冲信号同频率的、预定占空比的方波信号；
所述计数器用于在预定周期内、使能信号处于预定电平范围时对时钟输入端的输入进行计数；
所述数字控制模块用于对比输入的计数数值和预定目标值，由二者的差值产生修调码以控制振荡器。
2.时钟信号生成方法，其特征在于，包括下述步骤：
1）由输出频率可调的振荡器生成时钟信号；
2）按预定分频比，对时钟信号进行分频，得到分频信号；
3）产生与分频信号同频率的脉冲信号；
4）产生与脉冲信号同频率的方波信号，所述方波信号的占空比为预定值；
5）以步骤4）产生的方波信号作为使能信号，在预定周期内、使能信号处于预定电平范围时对时钟信号进行计数；
6）计算步骤5）的计数值和目标值的差值，以此作为振荡器的频率修调控制信号。
3.如权利要求2所述的时钟信号生成方法，其特征在于，所述步骤6）包括：
a.计算计数值和目标值的差值，如果小于预设的阈值，则保持修调码不变，反之则进入步骤b；
b.采用下式更新修调码：C1=T-S+C0，其中C1为新的修调码，T为预设的目标值，S为计数值，C0为当前修调码；
c.如果新的修调码大于预设的修调范围则报错，反之则以新的修调码作为振荡器的修调控制信号，振荡器以此信号进行频率修调。
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