KR100262722B1 - 클럭 생성회로 - Google Patents

Abstract

체배회로에서 정확한 체배클럭이 출력되지 않고, 온도 등의 변동에 대한 보정 능력이 저하하여 록(lock)이 곤란하게 되는 과제가 있엇다.

입력된 입력클럭의 소정 체배수의 출력클럭을 공급하는 체배회로(40)내에서, 외부로부터 리셋신호가 입력되거나, 또는 입력 클럭의 1주기 내에 클럭 생성 회로(20)의 출력클럭의 펄스수가 소정 체배수 미만일 때, 카운터(52)를 초기화 하고 디지털 지연라인(56)의 지연동작을 초기화하여 초기화 직후의 지연시간을 최소 값으로 설정하고, 서서히 지연시간을 증가시켜 원하는 체배수의 출력클럭을 생성하는 것이다.

Description

클럭 생성회로

본 발명의 저 전압 하에서도 제어가능한, 노이즈에 대한 영향이 적은 정확하고, 확실하게 동작 가능항 클럭 생성회로에 관한 것이다.

위상 동기 루프(PLL = Phase Locked Loop)는 종래부터 광범위한 분야에서 이용되고 있는, 입력 클럭에 동기한 주기 또는 체배(遞培 )클럭을 출력하는 회로 이다. 최근의 마이크로프로세서의 동작 주파수는 높고, 예를 들면, 수백 MHz의 고속 클럭으로 동작하기 때문에 PLL을 마이크로프로세서에 내장하는 것은 불가결한 것으로 되어 있다.

종래의 PLL은 전압제어 발신기(VCO=Voltage Control Oscillator)의 제어 전압을 유지하는 커패시터의 전압을 챠지 펌프에 의해 제어하여 발신 주파수를 제어하는 아날로그형 PLL 이었다. 그러나, 종래의 아날로그형 PLL은 저 전압하에서의 제어가 곤란했으며, 노이즈에 약하고 또한 동작이 안정되기까지의 록 시간이 길어 입력클럭의 공급이 정지하면 PLL의 발신이 정지하여 다시 동작을 개시할 때까지 긴 시간을 요한다고 하는 과제가 있었다.

종래에 상기한 과제를 해결하기 위한 여러 가지 제안이 있었다.

예를 들면, 이하에 기재하는 문헌 1의 종래 기술에서는 디지털 지연라인을 사용한 주파수 체배회로를 개시(開示)하고 있다.

문헌 1 : 「디지털 스탠더드 셀을 사용한 휴대 체배 클럭 생성기, Michel Comber 외 2명, IEEE Journal of Solid-State Circuit, 제 31권, 제 7호, 1996년 7월 (A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells, Michel Comber 외 2명, IEEE Journal of Solid-State circuits, Vol. 31, No. 7, Jul. 1996」.

도 8은 종래의 주파수 체배회로(10)의 구성을 나타내는 블록도이고, 도면에서, 1은 플립플롭 회로(Flip-Flop), 2는 분주기(Divider), 3은 컴페어레이터, 4는 제어회로, 6 및 7은 각각 지연회로이다.

또한, 도 9는 도 8에 나타낸 종래의 주파수 체배회로(周波數遞培回路)(10)의 동작을 나타내는 타이밍 차트이다.

다음, 동작에 관해서 설명한다.

도 8에 나타낸 종래의 주파수 체배회로(10)의 동작에서, 디지털 지연라인인 지연뢰로(6,7)의 지연시간의 초기 상태에 의해서는, 도 9의 타이밍 차트내의 타이밍 T1으로부터 타이밍 T2의 상이에 도시한 바와 같이, 플립플롭 회로(1)로부터 펄스가 출력되지 않는 상태로 될 가능성이 있다.

이 경우, 입력 클럭의 상승 엣지(타이밍 T1)로부터, 분주기(2)의 출력신호 M을 니게이트(negate)할 때 까지의 지연시간과, 플립플롭 회로(1)의 출력신호 A로서의 체배 클럭 출력신호의 4펄스 째의 하강 시각(타이밍 T1)으로부터 출력신호 M을 어서트할 때 까지의 지연시간의 차에 있어서는 도 9에 나타내는 타이밍 T1로부터 타이밍 T2까지와 같이, 입력 클럭의 1주기의 사이, 출력신호 M이 어서트를 계속하여 정확한 체배 출력신호를 출력할 수 없는 상태가 발생한다고 하는 과제가 있었다.

또한, 상술한 종래 기술인 문헐 1에 개시된 주파수 체배회로(10)에서는 입력클럭과 분주기(2)의 출력신호 M과의 사이의 위상 동기에 관해서는 아무것도 언급되어 있지 않고, 이 때문에 PLL의 기능으로서는 불충분한 것으로 되어 있었다.

한편, 종래의 디지털 지연라인을 사용한 위상 동기회로와 디지털 지연라인을 사용한 도 8에 나타낸 주파수 체배회로(10)를 조합한 것이 있다.

도 10은 디지털 지연라인을 사용한 위상 동기회로와 디지털 지연라인을 사용한 도 8에 나타낸 주파수 체배회로(10)를 조합시킨 종래의 클럭 생성회로(15)를 나타내는 블록도이고, 도에서 10은 도 8에 나타낸 주파수 체배회로, 11은 위상 동기회로, 12는 위상 동기회로(11)을 구성하는 디지털 지연라인, 13은 디지털 카운터, 그리고 14는 컴페어레이터이다.

다음에 동작에 관해서 설명한다.

주파수 체배회로(10)에서 출력되는 체배클럭 출력신호(출력클럭)는 위상 동기회로(11)내의 디지털 지연라인(12)에 입력되고,디지털 지연라인(12)으로부터 외부에 PLL 출력신호가 출력된다. 또한, 컴페어레이터(14)는 이 PLL 출력신호의 위상과 입력클럭과의 위상을 비교하고, 비교 결과를 디지털 지연라인(12)에 피드백하여 입력 클럭과 PLL 출력신호와의 사이의 지연을 조정하여 양자의 위상을 일치시키고 있다.

그러나, 도 10에 나타내는 종래의 클럭 생성회로(15)의 구성에서는, 예를 들면, 디지털 지연라인(12)의 지연시간이 입력클럭의 주기보다 길게 되면, 주파수 체배회로(10)내의 컴페레이터(3), 또는 위상 동기회로(11)내의 컴페어레이터(14)에서의 비교 결과에 의해 실시되는 주기 또는 위상의 보정이 PLL 출력신호에 반영될 때 까지 많은 시간이 걸리고, 이 때문에, 전압 값, 온도 값 등에 의한 PLL 출력신호의 어긋남에 대한 보정 능력이 나쁘게 된다고 하는 과제가 있었다.

도 11은 도 10에 나타내는 클럭 생성회로(15)의 동작을 나타내는 타이밍차트이다. 도 11은 타이밍 차트에 도시한 바와 같이, 위상 동기회로(11)내의 디지털 지연라인(12)에서의 지연시간이 입력클럭의 2배의 지연시간으로 록 하는 경우, 타이밍 T4에서 주파수 체배회로(10)내의 컴페어레이터(3)로부터 출력된 비교결과가 PLL 출력신호로서 위상 동기회로(11)로부터 출력되는 것은 타이밍 T4에서 카운트하여 입력 클럭의 2주기 후가 된다.

이 경우, 보정능력은 저하할 뿐만 아니라, 타이밍 T5에서의 부정확한 PLL출력신호에 의해 부정확한 지연보정 연상처리가 행하여져 정확하게 록 할 수 없다고 하는 사태가 발생할 위험성이 있다.

도 12는 종래의 디지털 지연라인(12)을 타나내는 블록도이고, 도면에서, 17은 디지털 지연라인(12)을 구성하는 복수의 지연소자, 18은 복수의 지연소자 중에서 1개를 선택하는 셀렉터이다. 예를 들면, 상기한 문헌 1과 문헌 2「Multifrequency Zero-Jitter Delay-Locked Loop(Avener Efendovich 외 3명: IEEE Journal of Solid-State Circuits, Vol.29, No.1, JAN.1994)」에 개시한 종래의 디지털 지연라인(12)에서는, 셀렉터(18)가 지연소자(17)내의 1개를 선택하여 지연시간을 조정하고 있었다.

그러나, 이러한 종래의 디지털 지연라인의 구성에서는 디지털 지연라인의 지연이 짧은 경우에 있어서도, 모든 지연소자(17)를 스위치 할 필요가 있어 불필요하게 전력을 소비한다는 과제가 있었다.

도 13은 종래의 다른 디지털 지연라인을 나타내는 구성 도면이다.

도면에 되시한 바와 같이, 종래의 다른 디지털 지연라인의 구성에서는 소비전력을 억제하기 때문에 입력 혼잡 위치를 제어신호 a,b를 사용하여 제어하는 것으로, 각 지연소자를 선택적으로 활성화시켜 원하는 지연시간을 얻을 수 있는 것이다.

그러나, 도 13은 나타내는 종래의 다른 디지털 지연라인의 구성에서는 클럭 생성회로의 동작중에 카운터값이 변화할 경우, 예를 들면, 도 13내의 노드 a에서 노드 b로 입력 위치가 쉬프트했을 경우, 도 14에 나타내는 디지털 지연라인의 동작을 나타내는 타이밍 차트내에 나타내는 타이밍 T8에서의 출력 a에 부정(不定)한 전위가 가해진다는 과제가 있었다.

상기한 바와 같이, 종래의 클럭 생성회로에서는 디지털 지연라인을 사용한 디지털 PLL에서, 디지털 지연라인의 초기 상태에서는, 주파수 체배회로(10)의 출력신호인 체배클럭 출력신호가 정확하게 출력되지 않을 경우가 발생하고, 또한 위상 동기회로(11)내의 디지털 지연라인(12)의 초기 상태에 의해서는 주파수 체배회로(10) 또는 위상 동기회로(11)내의 컴페어레이터(3 및 14)에서의 비교 결과에 따라서 계산된 디지털 지연라인의 지연시간의 변화가 PLL 출력신호에 반영되기 이전에, 다음 위상 비교를 실행하여, 온도와 전압의 변동에 대한 보정 능력이 저하하여, 위상 록이 곤란하게 된다고 하는 과제가 있었다.

또한, 디지털 지연라인 내의 모든 소자를 스위칭 하면, 쓸데없는 전력을 소비하거나 또는 이 쓸데없는 전력 소비를 방지하기 때문에, 디지털 지연라인의 입력 혼잡 위치를 제어하여 지연시간을 조정하는 방식으로 하면 동작 중에 카운터 값이 변화하는 경우에 디지털 지연라인의 출력에 해저드(hazard)가 가하여져 정확히 위상록 할 수 없다고 하는 과제가 있었다.

본 발명은 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것으로, 클럭 생성회로에서 저 전압에서도 용이하게 제어 가능한, 노이즈에 대한 영향이 적고 록시간도 짧게 입력 클럭의 공급이 정지했을 경우라도 필요한 클럭을 생성 가능한 디지털 PLL을 정확히 동작시키고, 또 지터(jitter)나 정밀도 등의 성능을 향상할 수 있는 클럭 생성회로를 얻는 것을 목적으로 한다.

본 발명에 관한 클럭 생서회로는 체배회로가 입력된 클럭신호(이하, 입력 클럭이라함)의 소정 체배수의 클럭신호를 출력하고(이하, 체배회로에서 출력된 클럭 신호를 클럭이라함), 리셋신호가 입력되거나, 또는 입력 클럭의 1주기의 사이에 상기 출력클럭의 펄스수가 소정 체배수 미만의 경우에, 체배회로의 동작을 초기화하여 저 전압 하에서도 확실히 원하는 체배수의 출력클럭을 록 하고, 또 카운터의 초기 상태가 어떠한 값 일지라도 원하는 체배수의 출력클럭을 고 정밀도로 또한 확실히 얻을 수 있는 것이다.

본 발명에 관한 클럭 생성회로는 체배회로가 출력클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 제1지연회로의 지연 시간을 설정하여 제어하는 제1카운터를 구비하며, 클럭 생성회로의 동작 개시 때 또는 리셋신호가 입력될 때에 제1지연회로의 지연시간이 최소 값이 되도록 제1카운터내의 카운터 값을 설정하여 원하는 체배수의 출력클럭을 고 정밀도로 또한 확실히 구하는 것이다. 본 발명에 관한 클럭 생성회로는 제1카운터의 카운터치의 갱신은 제1지연회로의 지연시간의 변화가 최소치가 되도록 한 값만으로 갱신되고, 출력 클럭의 펄스폭을 서서히 넓게 행하는 것으로 소망하는 체배수의 출력클럭을 고 정밀도로 또한 정확하게 얻는 것이다.

본 발명에 관한 클럭 생성회로 체배회로가 입력된 클럭 신호의 소정 체배수의 클럭신호를 출력하고(이하, 출력클럭이라함), 출력클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 제1지연회로의 지연시간을 설정하여 제어하는 제1카운터를 가지며, 위상 동기회로가 체배회로내의 제1지연회로에서 출력된 출력클럭을 입력하고, 출력 클럭을 소정 시간지연시키는 제2지연회로 및 제2지연회로의 지연시간을 설정하여 제어하는 제2카운터를 갖는다.

체배회로는 초기값이 제 1의 값이며 제1카운터의 카운터값이 일정시간 이내로 변화하지 않는 경우에 제 2의 값이 설정되는 제3카운터(1비트의 플립 플롭)를 또한 갖는다. 제3카운터의 카운터값이 제 1의 값으로부터 제 2의 값으로 변화할 때, 제2지연회로의 지연시간이 제1지연회로의 지연시간이 같거나 또는 약간 긴 지연시간이 되도록 제2카운터의 카운터 값을 설정하여 체배회로가 록 한후에 위상 동기회로에서의 초기 상태를 체배회로의 1주기분이나 그 것보다 약간 크게하여 록의 정밀도를 향상하는 것이다.

본 발명에 관한 클럭 생성회로는 제1지연회로 및 제2지연회로의 각각이 서로 직렬로 접속된 복수개의 지연소자로 구성되고, 제1지연 회로 또는 제2지연회로에 대응한 제1카운터 또는 제2카운터로부터 출력되는 카운터 값의 값에 따라서 복수의 지연소자중 어느 지연소자가 선택되고, 선택된 지연소자 및 이에 인접하는 지연소자에 의해 지연시간이 설정되어 제어된 오동작을 방지하고 또 이 지연회로를 사용한 클럭 생성회로와 DLL(Dleay Locked Loop)의 소비전력을 감소 하는 것이다.

본 발명에 관한 클럭 생성회로는 지연소자의 각각이 직렬로 접속된 n개의 PMOSTr의 조, 및 직렬로 접속된 n개의 NMOSTr의 조를 또한 서로 직렬로 접속히켜 얻어지는 2조 병렬로 나란한 구성을 갖는다.

n개의 PMOSTr의 조와 n개의 NMOSTr의 조와의 접점에 인접하는 PMOSTr 및 NMOSTr의 게이트를 서로 접속한 구서을 가지는 것을 특징으로 한다. 본 발명에 관한 클럭 생성회로는 제1카운터 및 제2카운터의 각각은 플립 플롭으로 구성되고, 제3카운터는 1 비트의 플립플롭으로 구성되어 있는 것을 특징으로 한다.

제1도는 본 발명의 실시의 형태 1에 의한 클럭 생성회로를 나타내는 블록도.

제2도는 제1도에 나타낸 클럭 생성회로 내의 PLL의 구성을 나타내는 블록도.

제3도는 PLL의 동작을 나타내는 타이밍 차트.

제4도는 지연 미조정 회로(遲延微調整回路)의 구성을 나타내는 회로도.

제5도는 체배부 내의 카운터의 하위 3비트 값, 각 제어신호 및 지연미조정 회로에서 출력되는 4체배 츨력의 관계를 나타낸 타이밍 차트.

제6도는 위상 동기부의 동작을 나타내는 타이밍 차트.

제7도는 디지털 지연라인의 구성을 나타내는 회로도.

제8도는 종래의 주파수 체배회로의 구성을 나타내는 블록도.

제9도는 제8도에 나타낸 종래의 주파수 체배회로의 동작을 나타내는 타이밍 차트.

제10도는 디지털 지연라인을 사용한 위성 동기회로와 디지털 지연라인을 사용한 제8도에 나타낸 종래의 주파수 체배회로를 조합한 종래의 클럭 생성회로를 나타내는 블록도.

제11도는 제10도에 나타내는 종래의 클럭 생성회로의 동작을 나타내는 타이밍 차트.

제12도는 종래의 디지털 지연라인을 나타내는 블록도.

제13도는 종래의 다른 디지털 지연라인을 나타내는 구성도면.

제14도는 제13도에 나타내는 종래의 디지털 지연라인의 동작을 나타내는 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

20 : 클럭 생성회로 40 : 체배부(체배회로)

41 : 위상 동기부(위상 동기회로) 52 : 카운터(제1카운터)

56 : 디지털 지연라인(제1지연회로)

59 : 지연 미조정 회로(제1지연회로)

60 : 록 검출회로(제3카운터) 65 : 카운터(제2카운터)

69,70 : 디지털 지연라인(제2지연회로)

[발명의 실시의 형태]

이하, 본 발명의 실시의 일 형태를 설명한다.

실시의 형태 1.

도 1의 본 발명의 실시의 형태 1에 의한 클럭 생성회로(20)를 나타내는 블록도이고, 도면에서, 21은 위상 동기 루프(Phase Locked Loop, 이하, PLL라함), 22는 2상 클럭 생성회로, 23, 24 및 37은 인버터, 27은 게이트 제어의 인버터로 이루어지는 클럭 드라이버, 34, 35, 36은 이 실시의 형태 1의 클럭 생성회로(20)로 생성된 클럭신호를 공급하는 외부회로이다. 클럭 생성회로(20)는, PLL(21), 2상 클럭 생성회로(22), 인버터(23, 24) 및 클럭 드라이버(27)로 구성 되어 있다.

다음에 동작에 관해서 설명한다.

본 발명의 실시의 형태 1의 클럭 생성회로(20)내의 PLL(21)은, 입력된 클럭신호(이하, 입력 클럭이라 함)의 4체배의 클럭신호로서의 PLL 출력신호(이하, PLL 출력이라 함)를 출력한다. 이 PLL 출력신호는 2상 클럭 생성회로(22)로 2상논오버랩 신호 PIG,P2G가 된다. 이 2상 논오버랩 신호 PIG,P2G는 각 블록 클럭 드라이버 (27)를 통해 외부회로(34,35,36)에 공급된다. 클럭 드라이버(27)의 출력 신호 P1C, P2C는 외부회로(34)에 출력되고, 그리고 클럭 드라이버(27)의 출력신호 P1B, P2B는 외부회로 (36)에 출력된 다.

예를 들면, 외부회로(34)의 출력상태가 변화하지 않을 경우(즉, 외부회로 34가 동작하지 않고 있는 경우), 클럭 드라이버의 출력신호 P1C, P2C는 항상 로우 레벨(L레벨)로 고정되어, 외부회로(34)에 출력된다. 또한, 외부회로(35)의 출력상태가 변화하지 않은 경우(즉, 외부회로 35가 동작하지 않고 있는 경우), 클럭 드라이버의 출력신호 P1B, P2B는 항상 로우 레벨(L레벨)로 고정되어, 외부회로(35)에 출력된다. 마찬가지로, 외부회로(36)의 출력상태가 변화하지 않은 경우(즉, 외부회로 36가 동작하지 않고 있는 경우), 클럭 드라이버의 출력신호 P1A, P2A는 항상 로우레벨(L레벨)에 고정되어 외부회로(36)에 출력된다.

PLL(21)은, 클럭입력과 인버터(37)의 출력인 제어신호 P1P와의 위상이 일치하도록, 그 출력(이하, PLL 출력이라함)을 제어하는 기능을 구비하고 있다.

도 2는 도 1에 나타낸 클럭 생성회로(20)내의 PLL(21)의 구성을 나타내는 블록도이고, PLL(21)은 체배회로(40)(이하, 체배부 40이라 함) 및 위상 동기회로(41)(이하, 위상동기부 41이라 함)의 2개의 부분으로부터 구성되어 있다.

이하, PLL(21)을 구성하는 체배부(40) 및 위상동기부(41)에 관해서 상세히 설명한다. 체배부(40)는, 입력클럭의 4체배클럭을 생성하는 기능을 구비하고 있다. 이 실시의 형태 1에서는, 체배부(40)은 체배 클럭을 생성하나, 본 발명은 이에 한정되지 않고, 예를 들면, 2체배 클럭, 6체배 클럭, 8체배 클럭 등, 소정의 체배 클럭을 생성하는 PLL이라도 된다.

다음에 체배부(40)의 동작에 관해서 설명한다.

도 3은 PLL(21)의 동작을 나타내는 타이밍 차트이다.

도 2는 나타내는 체배부(40)에서, 굵은 선으로 나타낸 루프는 링 오시레이터(100)를 표시하고 있다. 체배부(40)는 이 굵은 선으로 표시된 링 오실레이터(100)에서 생성된 4체배 클럭을 위상 동기부(41)에 출력한다. 단 이 링 오실레이터(100)는 제어신호 DL-ACT가 니게이트되고 있는 동안은, 강제적으로 L 레벨로 설정되고, 제어신호 DL-START가 어서트 되고 있는 동안은 강제적으로 H 레벨로 설정된다.

도 3의 타이밍 차트에 표시하는 바와 같이, 제어신호 DL-ACT는 입력 클럭의 상승 엣지로 어서트(assert)되고(예를 들면, 타이밍 T10), 4체배출력의 4펄스 째의 하강 엣지로 니케이트(negate)된다(예를 들면, 타이밍 T11).

디지털 지연라인(제1지연회로)(56)은, 96개의 지연소자(예를 들면, 셀렉터)가 직렬로 접속되어 구성되어 있고, 지연시간을 96단계로 조정가능하다. 예를 들면, 10비트의 카운터(52)(제1카운터)의 상위 7비트로, 디지털 지연라인(56)의 지연시간을 제어한다. 제어신호 PLL-리셋이 어세트(assert)될 때의 카운터(52)의 초기값은 1이고, 이것은 디지털 지연라인(56)의 지연시간을 최소값로 제어 한다. 카운터(52)는 입력 클럭의 2주기 마다 1개 카운트업 된다.

입력 클럭의 상승 엣지와 DL-OUT의 상승 엣지의 위상이 일치한 시점(즉, 타이밍 T12의 다음 입력클럭 상승 타이밍 T13에서 카운터(52)의 카운트 업이 정지한다. 이와 같이, 카운터(52)는 디지털 지연라인(56)의 지연시간을 최고 값으로부터 서서히 크게 설정할 수 있기 때문에, 잘못하여 3체배나 2체배로 록하지 않고, 종래 예에서 설명한 바와 같이, 분주기로 부터의 출력신호가 어서트되고 계속하여, 정확한 체배 출력신호가 출력할 수 없다는 상태를 피할 수 있다.

예를 들면, 입력 클럭의 상승시에 제어신호 DL-ACT가 어서트되어 계속할 경우, 입력 클럭의 1주기의 사이에 4체배 출력이 4펄스 나와 있지 않으면 체배회로(40)는 판단하여, 제어신호 PLL-리셋를 어서트하여, 카운터(52)를 리셋시킹다. 이에 따라, 전원투입 직후 등의 초기 상태에 있어서 PLL(21)의 동작이 불안정한 경우에 있어서도, 확실히 PLL(21)의 동작을 리셋할 수 있다.

또한, 제어 신호 PLL-리셋은 외부에서 공급되는 외부리셋 신호에 의해서도, 어서트 가능하다. 이 외부 리셋 신호는 칩외부의 장치로부터 공급되는 리셋입력이거나, 전원 투입시에 어서트되는 파워 온 리셋신호 등으로부터 생성된다.

도 4는 지연 미조정회로의 구성을 나타내는 회로도이고, 도면에서 59는 지연 미조정회로(제1지연회로), 75 및 76은 지연소자이다.

다음에, 지연 미조정회로(59)는, DL-CNT 생성회로(57)에서 출력되는 제어신호 DL_CNT이 H 레벨인 때, 지연소자(75)의 1단분(1段分)의 지연을 추가 한다.

이에 따라, 디지털 지연라인(56)에서의 지연시간의 미조정을 한다. DL-CNT 생성회로(57)로부터 출력되는 제어 신호 DL-CNT를 입력 클럭의 사이클 도중에서 전화하는 것으로, 동일 입력 클럭 사이클 내에서 4체배 출력의 일부의 펄스 폭을 지연소자 1단분 확대할 수 있다.

DL-CNT 생성 회로(57)는 10비트의 카운터(52)의 하위 3비크 값과 펄스 카운터(400)의 출력 C1 ∼C7의 값에 따라서 제어신호 DL-CNT를 생성한다.

도 5는 체배부(40)내의 카운터(52)의 하위 3비트 값, 각종의 제어신호 DL-CNT, C1∼C8, DL-ANT 및 지연미조정회로(59)에서 출력되는 4체배 출력의 관계를 나타낸 타이밍 차트이다.

도 5의 타이밍 차트에 도시한 바와 같이, 10비트의 카운터(52)의 하위 3비트 값이 0 일 때는, 지연 미조정회로(59)로부터 출력되는 4체배 출력의 모든 펄스가 동일 펄스폭을 가지고 있다. 그리고, 카운터(52)의 하위 3비트값이, 예를 들면 1로부터 7로 증가함에 따라서, 지연 미조정회로(59)내의 지연소자 1단의 지연시간폭을 가지는 펄스가, 지연미조정회로(59)로부터 4체배 출력으로서 출력된다.

카운터(52)의 카운터 값이, 입력 클럭수로 카운트하여 20사이클 이상 정지할 경우, 록 검출회로(제 3카운터)(60)는 록 검출신호를 출력한다. 이 록 검출 신호가 어서트 될 경우에도, 주위의 온도, 전압, 그 밖의 요인에 의해 입력 클럭의 상승 엣지와 제어신호 DL-OUT의 하강 엣지의 위상이 어긋났을 경우는 그 어긋남에 따라서 카운터(52)의 카운터 값을 1개마다 증가/감소시켜 위상의 어긋남을 해소 한다.

단, 일단, 록 검출신호가 어서트되면, 제어신호 PLL-reset가 카운터(52)에 입력되지 않는 한 록 검출신호는 니게이트(negate)되지 않는다.

다음에. PLL(21)내의 위상 동기부(41)의 동작에 관해서 설명한다.

도 6은, 위상 동기부(41)의 동작을 나타내는 타이밍 차트이다. 위상 동기부(41)내에서는 체배부(40)로부터 출력된 4체배 출력을, 위상 동기부(41)내에 삽입된 2개의 디지털 지연라인(제2지연회로)(69 및 71)에서 소정시간 지연시켜 입력 클럭의 위상에 제어신호 P1P의 위상을 일치시키는 동작을 한다.

위상 동기부(41)는 리셋 직후에는 동작하지 않고, 체배부(40)내의 록 검출회로(60)로부터 록 검출 신호가 어서트 되면 그 동작을 개시한다.

위상 동기부(41)내의 카운터(65)(제2카운터)는, 상위 5비트 값으로 디지털 지연라인(69)을, 하위 3비트값으로 디지털 지연라인(71)의 동작을 제어한다. 디지털 지연라인(71)은 체배부(40)내의 디지털 지연라인(56)내에서 사용하고 있는 지연소자를 8개 직렬로 접속한 구성을 가진다.

디지털 지연라인(69)은, 디지털 지연라인(71)내의 각 지연소자의 약 6∼8배(이 범위는 온도, 전압, 프로세스 변동 등에 따라서 변동함)의 지연시간을 가지는 지연소자가 32개 직력로 접속한 구성을 가진다.

위상 동기부(41)에서는 디지철 지연라인(69)이 입력 클럭의 위상과 제어신호 P1P의 위상을 대략적으로 합쳐, 다음에, 디지털 지연라인(71)이 양자의 위상을 상세하게 조정한다.

카운터(65)의 초기 값으로서, 록 검출회로(60)에서 출력된 록 검출 신호가 어서트 될 때의 체배부(40)내의 카운터(52)의 카운터 값이 세트된다. 입력 클럭의 상승 엣지와 제어신호 P1P의 상승 엣지의 위상차에 위해, 카운터(65)의 카운터 값을 한 개 증가 감소시켜, 양자의 위상이 일치했을 때, 카운터(65)의 카운트 동작은 정지 한다.

단, 일단, 카운트 동작이 정지한 경우에서도 온도, 전압, 그 밖의 영향으로 입력 클럭의 위상과 제어신호 P1P의 위상이 어긋난 경우는, 어긋남의 크기에 따라서 카운터(65)의 카운터 값을 1개씩 증가 감소시켜, 양자의 위상을 일치시킨다.

체배부(40)내의 카운터(52)의 카운터 값을 초기값으로서 설정하는 의미는 위상 동기부(41)의 동작이 개시됐을 때, 위상을 빨리하는 (카운터값을 감산함)경우와, 위상을 느리게 하는 (카운터값을 가산함)경우의, 어느 쪽의 방향으로 동작시켜도 확실히 동기하는 엣지를 얻기 때문에, 미리 반주기분(半周期分)의 지연시간을 갖게 한 것이거나, 위상 동기부(41)가 록 한 경우의 디지털 지연라인(69)의 지연시간을 입력클럭의 1주기이내에 설정시켜, 확실히 록을 행하여 높은 록 서능을 얻기 때문이다. 가령, 위상동기부(41)의 디지털 지연라인969)의 지연시간이 2 주기 이상으로 록 하고자 하면 체배부(40)내의 카운터(52) 또는 위상 동기부(41)내의 카운터(65)의 갑의 변화가 제어 신호 P1P에 실리기 전에 다음 위상 비교를 실행하게 되기 때문에, 록 동작이 곤란하게 되어 록 성능이 저하하게 된다.

다음에, 체배부(40)내나 위상 동기부(41)내에 조합되어 있는 디지털 지연 라인(56,69,71)에 관해서 설명한다.

도 7은 디지털 지연라인(56,69,71)의 각각의 구성을 나타내는 회로도이고 도면에서, 각 지연소자 n(n=0,………y, y-1,………, 1n-1, n)은, 직렬로 접속된 2개의 PMOSTr 및 직렬로 접속된 2개의 NMOSTr가 또 직렬로 접속되어 얻어지는 회로를 2조 병렬로 나란하게 한 구성을 한다.

PMOSTr의 조와 NMOSTr의 조를 직렬로 접속하는 직렬 접속점은, 각 지연소자의 출력 노드와 다음단의 지연소자와의 사이에 설치된 출력 인버터에 접속되어 있다. 각 지연소자에는 입력으로서 입력 펄스를 입력하는 입력 노드가 있다. 체배부(40)내의 디지털 지연라인(56)은 이 지연소자를 96개(즉, n=95)직접 접속한 구성을 가지며, 위상 동기부(41)내의 디지털 지연라인(71)은 지연소자를 8개(n=7)직렬로 접속한 구성을,또 디지털 지연라인(69)은 지연소자를 32개 (n=31)직렬로 접속한 구성을 가지고 있다.

다음에, 디지털 지연라인의 동작에 관해서 설명한다.

카운터(52,65)로부터 출력되는 카운터 값에 의해, 각 디지털 지연라인(56,69,71)내의 소정의 지연소자가 제어신호

WL(n)에 의해 선택되며, 선택된 지연소자의 입력노드 n(n=0,………y, y+1, ···, n -1, n)로부터 제어신호로서의 입력펄스가 입력된다.

이와 같이, 입력 펄스의 입력위치를 바꾸는 것에 의해, 디지털 지연라인(56,69,71)의 지연시간을 조정한다. 입력 위치를 바꾸는 방식은 출력위치를 바꾸어서 디지털 지연라인의 지연시간을 변화시키는 종래의 방식과 비교하면, 특히 고주파를 사용하는 경우에 스위칭하는 트랜지스터 수를 감소할 수 있기 때문이다. 카운터(52,65)의 각 카운터 값이 y인 경우, 제어신호

WL(y)가 입력되는 지연소자 y의 입력노드 y를 통해 입력펄스가 지연소자 y내에 입력되지만, 이 경우, 2개의 제어신호, 즉 제어신호

WL(y) 및 제어 신호

WL(y+1)가 어서트되기 때문에, 지연소자 y와 지연소자 y+1과 의 2개소로부터 입력 펄스가 입력되기 때문에, 종래 예에서 설명한 도 14이 타이밍 차트 내의 타이밍 T7로부터 타이밍 T8 사이에 나타내는 출력 a에 부정한 전위가 실리는 상태를 확실히 회피할 수 있다.

이상과 같이 이 실시의 형태 1에 의하면, 디지털 지연라인의 지연시간을 카운터로 설정하여, 외부에서 공급되는 리셋신호 또는 입력 클럭의 1주기 사이에 체배회로에서 출력되는 체배출력의 펄스수가 원하는 체배수 미만인 경우, 디지털 지연라인의 지연시간을 설정하는 카운터의 카운터 값을 리셋하여 리셋 직후의 디지털지연라인의 지연시간이 최소값이되는 카운터값에 설정하고 그 후, 서서히 디지털 지연라인의 지연시간을 증가하기 때문에, 저 전압하일지라도 제어가 용이하고 확실히 원하는 체배수로 출력클럭을 록 할 수 있게 되고, 또 카운터의 초기 상태가 어떠한 경우에 있어서도 확실히 정확한 체비 클럭을 공급할 수 있다.

또, 디지털 지연라인은 카운터로 지정된 지연소자와 인접하는 지연소자의 2개소로부터 입력 펄스를 공급하기 때문에 오동작을 방지 할수 있고, 또 소비전력을 감소하는 동시에 온도와 전압 등의 변동에 대한 보정 능력을 향상시킬 수 있다.

이상과 같이, 본 발명에 의하면 체배회로는 입력된 클럭신호(입력 클럭)의 소정 체배수의 클럭신호를 출력하고(출력클럭), 리셋신호가 입력되거나 또는 입력 클럭의 1주기 사이에 상기 출력클럭의 펄스수가 소정 체배수 미만의 경우에 체배 회로의 동작을 초기화 하도록 구성하였기 때문에, 저 전압하에서도 확실히 원하는 체배수의 출력클럭을 록 할 수 있으며, 또 카운터의 초기 상태가 어떠한 값이라도, 원하는 체배수의 출력클럭을 고 정밀도로 더 확실히 얻을 수 있는 효과가 있다.

본 발명에 의하면, 체배회로가 출력클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 제1지연회로의 지연 시간을 설정하여 제어하는 제1카운터를 구비하며,클럭 생성회로의 동작 개시할 때에 또는 리셋 신호가 입력 됐을 때에, 제1지연회로의 지연시간이 최소 값이 되도록 제1카운터 내의 카운터 값을 설정하도록 구성하였기 때문에 원하는 체배수의 출력클럭을 고 정밀도로 더 확실히 얻을 수 있는 효과가 있다.

본 발명에 의하면, 제1카운터의 카운터 값의 갱신이 제1지연회로의 지연시간의 변화가 최소값으로 되도록 한 값으로만 갱신되도록 구성하였기 때문에, 출력 클럭의 펄스폭을 서서히 넓게하여 소망하는 체배수의 출력 클럭을 고 정밀도로 또한 정확하게 얻을 수 있는 효과가 있다.

본 발명에 의하면, 체배회로가 입력된 클럭 신호의 소정 체배수의 클럭신호를 출력하고(이하, 출력클럭이라 함),출력 클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 제1지연회로의 지연시간을 설정하여 제어하는 제1카운터를 가지며, 위상 동기회로가 체배회로 내의 제1지연회로에서 출력된 출력클럭을 입력하여, 출력클럭을 소정 시간지연시키는 제2지연회로 및 제2지연회로의 지연시간을 설정하여 제어하는 제2카운터를 가지며, 체배회로는 초기 값이 제1의 값이고 제1카운터의 카운터 값이 일정 시간 이내로 변화하지 않는 경우에 제 2의 값이 설정되는 제3카운터(1비트의 플립플롭)을 더 가지며, 제3카운터의 카운터 값이, 제 1의 값으로부터 제 2의 값으로 변화했을 때, 제2지연회로의 지연시간이 제1지연회로의 지연시간과 같거나 또는 약간 긴 지연시간이 되도록 제2카운터의 카운터 값을 설정하도록 구성하였기 때문에, 체배회로가 록 한 후에 위상 동기회로에서의 초기 상태를 체배회로의 1주기분이나 그것보다도 약간 크게하여 록의 정밀도를 향상할 수 있는 효과가 있다.

본 발명에 의하면, 제1지연회로 및 제2지연회로로 구성되고, 제1지연회로 및 제2지연회로의 각각은 서로 직렬로 접속된 여러 개의 지연소자로 구성되며, 제1지연회로 또는 제2지연회로에 대응한 제1카운터 또는 제2카운터에서 출력되는 카운터 값의 값에 따라서 복수의 지연소자중 어느 지연소자가 선택되어 선택된 지연소자 및 이에 인접하는 지연소자에 의해 지연시간이 설정되어 제어되도록 구성하였기 때문에, 오동작을 방지할 수 있고 또 이것을 조합한 클럭 생성회로와 DLL(Delay Locked Loop)의 소비전력을 감소할 수 있는 효과가 있다.

본 발명에 의하면, 지연소자의 각각이 직렬로 접속된 n개의 PMOSTr의 조 및 n개의 NMOSTr의 조를 또한 서로 직렬로 접속시켜 얻어지는 회로를 2조 병렬로 나란한 구성을 가지며, n개의 PMOSTr의 조와 n개의 NMOSTr의 조와의 점에 인접 하는 n개의 PMOSTr 및 n개의 NMOSTr의 게이트를 서로 접속하도록 구성하였으므로, 클럭 생성회로의 소비전력을 저감할 수 있는 효과가 있다.

본 발명에 의하면, 제1카운터 및 제2카운터의 각각을 플립플롭으로 구성하고, 제3카운터를 1비트의 플립플롭으로 구성하였으므로, 저전압에서도 용이 하게 지연회로의 지연시간을 제어할 수 있는 효과가 있다.

Claims (4)

1. 입력된 클럭 신호(이하, 입력 클럭이라 함)의 소정 체배수의 클럭신호를 출력하는 체배회로(이하, 체배회로에서 출력된 클럭신호를 출력클럭이라 함)를 가지며, 외부에서 리셋신호가 입력되거나, 또는 상기 입력 클럭의 1주기 사이에 상기 출력클럭의 펄스수가 상기 소정 체배수 미만의 경우에 상기 체배회로의 동작을 초기화하는 것을 특징으로 하는 클럭 생성회로.
2. 입력된 클럭 신호(이하, 입력 클럭이라 함)의 소정 체배수의 클럭신호를 출력하는 체배회로(이하, 체배회로에서 출력된 클럭신호를 출력클럭이라 함)를 가지며,상기 체배회로는, 상기 출력클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 상기 제1지연회로의 지연시간을 설정하여 제어하는 제1카운터를 구비하고, 클럭 생성회로의 동작 개시시 또는 외부에서 리셋신호가 입력될 때에, 상기 제1지연회로의 지연시간이 최소값이 되도록 상기 제1카운터내의 카운터 값을 설정하는 것을 특징으로 하는 클럭생성회로.
3. 입력된 클럭 신호(이하, 입력 클럭이라 함)의 소정 체배수의 클럭신호를 출력하고(이하, 출력된 소정 체배수의 클럭신호를 출력클럭이라 함), 상기 출력클럭의 주기 또는 위상을 단계적으로 지연하는 제1지연회로 및 상기 제1지연회로의 지연시간을 설정하여 제어하는 제1카운터를 가지는 체배회로와,

   상기 체배회로 내의 제1지연회로에 출력된 상기 출력클럭을 입력하며, 상기 출력클럭을 소정 시간 지연시키는 제2지연회로 및 상기 제2지연회로의 지연시간을 설정하여 제어하는 제2카운터를 가지는 위상 동기회로를 구비하고, 상기 체배회로는 초기 값이 제1의 값이며 제1카운터의 카운터 값이 일정시간 이내에서 변화하지 않은 경우에 제2의 값이 설정되는 제 3의 카운터를 더 가지며,

   상기 제3카운터의 카운터 값이 상기 제1값으로부터 상기 제2값으로 변화했을 때, 상기 제2지연회로의 지연시간이 상기 제1지연회로의 지연시간과 같거나 혹은 약간 긴 지연시간이 되도록 상기 제2카운터의 카운터 값을 설정하는 것을 특징으로 하는 클럭 생성회로.
4. 제1지연회로 및 제2지연회로를 가지며, 상기 제1지연회로 및 상기 제2지연회로의 각각은, 서로 직렬로 접속된 복수개의 지연소자로 구성되고, 상기 제1지연회로 또는 상기 제2지연회로에 대응하는 제 플립플롭 또는 제2플립플롭으로부터 출력되는 카운터 값에 따라서 상기 복수의 지연소자중 어느 지연소자가 선택되고, 상기 선택된 지연소자 및 이에 인접하는 1개의 지연소자에 의해 지연시간이 설정 제어되는 것을 특징으로 하는 클럭 생성회로.

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