JPH08274600A - Ｃｍｏｓ型可変遅延回路 - Google Patents

Ｃｍｏｓ型可変遅延回路

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JPH08274600A
JPH08274600A JP7073800A JP7380095A JPH08274600A JP H08274600 A JPH08274600 A JP H08274600A JP 7073800 A JP7073800 A JP 7073800A JP 7380095 A JP7380095 A JP 7380095A JP H08274600 A JPH08274600 A JP H08274600A
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JP
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variable delay
delay circuit
circuit
output terminal
inverter
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JP7073800A
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Norifumi Kobayashi
林 憲 史 小
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Original Assignee
Toshiba Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
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Abstract

(57)【要約】 【目的】 ＣＭＯＳ型半導体集積回路において、遅延時
間の設定分解能が微小（数十ｐｓ以下）な可変遅延回路
を提供する。 【構成】 Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから
構成されるＣＭＯＳ型半導体集積回路において、同じ論
理を実現する複数の回路と、前記複数の回路の入出力端
子をそれぞれ共通に接続した共通入力端子及び共通出力
端子と、前記複数の回路を共通出力端子に対して接続す
るか切り放すかを切り換える制御回路と、前記複数の回
路を流れ共通出力端子の負荷容量を充電または放電する
電流量を決める重み付け回路と、を備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補的金属
酸化膜半導体）型可変遅延回路に係り、更に詳しくは、
プロセス・温度・電源電圧の変動などによる遅延時間の
ばらつきを補正すると共に半導体試験装置等におけるタ
イミング・ジェネレータ及び各種パルス発生回路等に適
用される、特に遅延時間の設定分解能が数十ピコセコン
ド（以下、ｐｓと略記する）のオーダーで要求される高
性能なシステムを構成する際に効果的なＣＭＯＳ型可変
遅延回路に関するものである。
【０００２】一般に、ＣＭＯＳ型可変遅延回路は、例え
ば半導体試験装置等のタイミング・ジェネレータや各種
のパルス発生回路等に適用されており、その適用される
各種機器からの固有の要請に基づいて数百ないし数十ｐ
ｓレベルの設定分解能がそれぞれ求められている。
【０００３】この可変遅延回路における遅延時間の取り
方としては、入力端子より入力される信号を並列に接続
された複数のインバータ等により順次遅延させて遅延信
号を得る方法や、電源と接地間に設けられたＰ型ＭＯＳ
ＦＥＴ（金属酸化膜半導体電界効果トランジスタ）とＮ
型ＭＯＳＦＥＴのゲート電圧を制御電圧により制御して
遅延時間を任意に設定することにより遅延信号を得る方
法や、また、入力信号にゲートが並列接続されたＰ型Ｍ
ＯＳＦＥＴとＮ型ＭＯＳＦＥＴのドレインと出力端子間
に可変抵抗を介挿し抵抗値を可変とすることにより複数
の遅延信号を得る方法等が提案されている。
【０００４】図１３ないし図１５は、上述した従来のＣ
ＭＯＳ型可変遅延回路の異なる３つのタイプをそれぞれ
示している。
【０００５】まず、並列接続されている複数のインバー
タを用いる第１のタイプの可変遅延回路を図１３を参照
しながら説明する。これはインバータなどで遅延時間の
差を設けた複数のパスを予め用意し、これら複数のパス
を選択回路により任意に選択するものであり、インバー
タの接続の仕方により図１３（ａ）に示される第１の従
来例に係る遅延回路と、図１３（ｂ）に示されるパスの
ファンアウトに差を設けるようにした第２の従来例に係
る遅延回路の２つのものが提案されている。
【０００６】図１３（ａ）において、この第１の従来例
に係る遅延回路は、入力端子１と、この入力端子１より
入力された遅れのない信号は、所望の遅延時間に対応し
てそれぞれの遅延量が予め設定された第１乃至第ｎのパ
ス２ａ，２ｂ，２ｃ，ないし２ｎよりなる複数の信号線
２と、これら複数の信号線２のそれぞれに所定個数ずつ
設けられた複数のインバータ３と、前記複数の信号線２
がその入力側に接続された選択回路４と、選択回路４の
出力側に接続された出力端子５と、を備えている。信号
線２を構成する各パス２ａないし２ｎのそれぞれの遅延
量はそれぞれのパスに設けられるインバータの個数に依
存しており、例えば図示の遅延回路においては、パス２
ａには０個、パス２ｂには２個、パス２ｃには４個、そ
してパス２ｎには２ｎ個のインバータ３がそれぞれ設け
られている。この図１３（ａ）の遅延回路は、配線容量
に差を設けると共に複数段のインバータの段数を変える
ことにより実現することができる。
【０００７】次に、図１３（ｂ）は、パスのファンアウ
トに差を設けることにより遅延量を異ならせるようにし
た第２の従来例に係る遅延回路を示している。同図にお
いて、入力端子１と出力端子５との間には、複数のイン
バータ３を備えた複数本のパス２と、このパス２がその
入力側に接続されその出力側に出力端子５が接続された
選択回路４と、が設けられている。前記複数のパス２に
は少なくとも１つのインバータ３が設けられると共に、
第２のパス２ｂから第ｎのパス２ｎについてはファンア
ウトされたインバータ３が１個ないしｎ個それぞれ並列
接続されている。
【０００８】図１４は、従来より用いられてきた第３の
可変遅延回路を示す。これは電源（以下 ＶＤＤ）とグ
ランド（以下 ＧＮＤ）の間に直列に接続された第１の
Ｐ型ＭＯＳ（酸化金属膜）ＦＥＴ（電界効果トランジス
タ）６，第１のＮ型ＭＯＳＦＥＴ７，第２のＰ型ＭＯＳ
ＦＥＴ８，第２のＮ型ＭＯＳＦＥＴ９を備えると共に、
第２のＰ型ＭＯＳＦＥＴ８及び第２のＮ型ＭＯＳＦＥＴ
９のそれぞれのゲート電圧を電圧発生回路１０において
発生させた制御電圧により制御し、遅延時間を任意に設
定する遅延回路である。
【０００９】図１５は、第４の従来例に係る可変遅延回
路を示すものであり、入力端子１を介して入力された信
号をＰ型ＭＯＳＦＥＴ６とＮ型ＭＯＳＦＥＴ７のそれぞ
れのゲートに供給し、ＦＥＴ６とＦＥＴ７とのドレイン
間の電圧を出力として得るようにしている。ＦＥＴ６及
びＦＥＴ７のドレイン間の接続点と、出力端子５との間
には遅延時間の重み付けを行なうための可変抵抗１１が
設けられており、この可変抵抗１１には電圧供給端子１
２及び１３を介して重み付け用の電圧が供給されてい
る。このように、可変抵抗１１の抵抗値を変化させるこ
とにより出力の遅延時間を変化させるように制御するこ
とも可能である。
【００１０】
【発明が解決しようとする課題】図１３（ａ）及び
（ｂ）を用いて説明した上述の第１及び第２の従来例に
おいては、インバータなどのゲートにより遅延時間を設
けたり、ファンアウトにより遅延時間差を設けるように
しているので、最小の設定分解能は数百ｐｓのオーダー
となり、高性能のシステムでは使用できない、また配線
形状による技術では配線領域として大きな面積が必要と
なる。さらに、第１及び第２の従来技術に共通の問題点
として、遅延時間差を設けたパスを任意に選択する選択
回路の遅延時間のばらつきに起因して、パス間で遅延時
間差を設けたにも拘わらず、選択回路の出力段において
は、もはや遅延時間差が無くなってしまったり、逆転し
たりする問題がある。
【００１１】図１４により説明した第３の従来例におい
ては、ＭＯＳＦＥＴのゲートを制御する電圧発生回路１
０としてＰＬＬ（Phase Locked Loop ）やＤＡＣ（Digi
talAnalog Converter）が考えられるが、ＭＯＳＦＥＴ
のゲート長／ゲート幅に制約のあるＡＳＩＣ（Applicat
ion Specific Integrated Circuit ）では微小な設定分
解能を実現することは困難である。たとえフルカスタム
でゲート長／ゲート幅を最適化しても、電圧発生回路１
０のばらつきと実際に時間遅延を発生する回路のばらつ
きが影響し、設計が非常に困難となる。また、アナログ
信号が混在するためにノイズの発生やＰＬＬ特有のジッ
タの発生により、遅延回路の出力エッジの時間的位置が
変動する。
【００１２】このことにより、高性能システムで要求さ
れる高いタイミング精度を実現することが困難となる。
【００１３】本発明は、ＣＭＯＳ型半導体集積回路にお
いて、遅延時間の設定分解能が微小（数十ｐｓ以下）な
可変遅延回路を提供するものである。さらに、セミカス
タムの手法によるゲートサイズが初めから決まっている
ＭＯＳＦＥＴのみの組み合わせで実現することが可能で
あり、特に高性能システムではＭＯＳＦＥＴのゲートサ
イズを最適化設計することで容易に性能を向上させるこ
とが可能となる可変遅延回路を提供するものである。
【００１４】
【課題を解決するための手段】本来の論理を実現するた
めのＭＯＳＦＥＴに冗長なＭＯＳＦＥＴを追加し、前記
追加したＭＯＳＦＥＴの形状、数、位置、接続により決
まる構成方法を変えた重み付け回路を有する論理回路を
複数段用意し、それらの入力と出力をそれぞれ共通に接
続する。制御回路によりこの複数段のうちどれを共通出
力に接続するか（有効）を制御することにより、共通出
力の負荷容量を充放電する電流量に微妙な差を持たせる
ことで遅延時間を微小分解能で設定可能とするものであ
る。
【００１５】具体的には、この発明に係るＣＭＯＳ型可
変遅延回路は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴと
から構成されるＣＭＯＳ型半導体集積回路において、同
じ論理を実現する複数の論理回路と、前記複数の論理回
路の入出力端子をそれぞれ共通に接続した共通入力端子
及び共通出力端子と、前記複数の論理回路を共通出力端
子に対して接続するか切り放すかを切り換える制御回路
と、前記複数の回路を流れかつ前記共通出力端子の負荷
容量を充電または放電する電流量を決定する重み付け回
路と、を備えている。
【００１６】また、本発明に係るＣＭＯＳ型可変遅延回
路は、前記共通出力端子の間及び接地と共通出力端子の
間に付加されたＭＯＳＦＥＴを導通か非導通とすること
により前記複数の論理回路の共通出力端子に対して接続
するか切り放すかを切り換えるように構成しても良い。
【００１７】さらに、本発明に係るＣＭＯＳ型可変遅延
回路は、前記制御回路が前記複数の論理回路の電源と接
地とを個別に切り換えることにより前記共通出力端子に
対して接続するか切り放すかを切り換えるように構成す
るようにしても良い。
【００１８】また、本発明に係るＣＭＯＳ型可変遅延回
路は、前記重み付け回路が電源と共通出力端子及び接地
と共通出力端子に対してＭＯＳＦＥＴがシリアル接続、
またはパラレル接続、もしくはこれらの混在した構成に
より電流量を決定するように構成しても良い。
【００１９】また、本発明に係るＣＭＯＳ型可変遅延回
路は、前記重み付け回路を構成する複数のＭＯＳＦＥＴ
のゲートを電源、接地、入力端子もしくは、その他任意
の電圧にそれぞれ接続したものを組み合わせて構成する
ようにしても良い。
【００２０】さらに、本発明に係るＣＭＯＳ型可変遅延
回路は、前記重み付け回路がＭＯＳＦＥＴのゲート長な
らびにゲート幅を変えた複数のＭＯＳＦＥＴで構成する
ようにしても良い。
【００２１】
【作用】本発明に係るＣＭＯＳ型可変遅延回路は、前記
制御回路により複数段の論理回路のどの段の論理回路を
共通出力端子に接続するかを制御し、重み付け回路によ
り充放電される電流量に微妙な差を設けるようにしたの
で、可変遅延回路の遅延時間を数十ｐｓ単位の微少な分
解能により設定することができるようになる。
【００２２】
【実施例】以下、本発明に係るＣＭＯＳ型可変遅延回路
の好適な実施例について添付図面を参照しながら詳細に
説明する。
【００２３】図１は、本発明の第１実施例に係る可変遅
延回路を示す回路図である。図１において、入力端子１
５と出力端子１６との間には、第１のインバータ２０と
第２のインバータ３０とが設けられている。第１のイン
バータ２０は、本来のインバータ論理として必要な論理
動作を行なうＰ型ＭＯＳＦＥＴ２１及びＮ型ＭＯＳＦＥ
Ｔ２２と、端子２５を介して供給されるセレクト信号Ｓ
をインバータ２６により信号論理を反転させた信号によ
りそのゲートがオン／オフ制御されるＮ型ＭＯＳＦＥＴ
２３と、前記セレクト信号Ｓによりそのゲートがオン／
オフ制御されるＮ型ＭＯＳＦＥＴ２４と、を備えてい
る。前記ＦＥＴ２３及び２４により制御回路が構成され
ている。
【００２４】前記第２のインバータ３０は本来のインバ
ータ論理として必要な論理動作を行なうＰ型ＭＯＳＦＥ
Ｔ３１及びＮ型ＭＯＳＦＥＴ３２と、端子２５を介して
供給されるセレクト信号Ｓによりそのゲートがオン／オ
フ制御されるＮ型ＭＯＳＦＥＴ３３と、前記セレクト信
号Ｓをインバータ２６により信号論理を反転させた信号
によりそのゲートがオン／オフ制御されるＮ型ＭＯＳＦ
ＥＴ３４と、この第２のインバータ３０の充放電電流量
を変化させるＰ型ＭＯＳＦＥＴ３６及びＮ型ＭＯＳＦＥ
Ｔ３８と、を備えている。前記ＦＥＴ３３及び３４によ
り制御回路が構成されており、また、前記ＦＥＴ３６及
び３８により重み付け回路３５及び３７がそれぞれ構成
されている。
【００２５】前記本来のインバータ論理を実行するため
のＦＥＴ２１及び２２のドレイン間の接続点電圧が第１
のインバータ２０の出力であり、ＦＥＴ３１及び３２の
ドレイン間の接続点電圧が第２のインバータ３０の出力
であり、これらの出力は共通出力端子１６に接続される
と共に、第２のインバータ３０の接続点の出力と共通出
力端子１６と間には負荷容量３９が接続されている。
【００２６】上記構成を有する第１実施例に係る可変遅
延回路の動作を説明する。セレクト信号Ｓが「Ｓ＝０」
のとき、第２のインバータ３０が有効となり、第１のイ
ンバータ２０は無効となる。したがって、入力端子１５
よりパルス信号が入力されると、電源電圧ＶＤＤからＦ
ＥＴ３６，ＦＥＴ３３，ＦＥＴ３１を介して共通出力端
子１６へ至る経路か、または、共通出力端子１６からＦ
ＥＴ３２，ＦＥＴ３４，ＦＥＴ３８を介して接地ＧＮＤ
に至る経路か、の何れかを流れる電流により遅延時間が
決定される。一方、セレクト信号Ｓが「Ｓ＝１」のとき
には、第１のインバータ２０が有効となり、第２のイン
バータ３０は無効となる。したがって、入力端子１５を
介してパルス信号が供給されると、電源電圧ＶＤＤから
ＦＥＴ２３，ＦＥＴ２１を介して共通出力端子１６へ至
る経路、または共通出力端子１６からＦＥＴ２２，ＦＥ
Ｔ２４を介して接地ＧＮＤに至る経路の何れかを流れる
電流により遅延時間が決定される。これにより、「Ｓ＝
０」のときに流れる電流は「Ｓ＝１」のときに流れる電
流よりも小さいので、「Ｓ＝０」の場合は「Ｓ＝１」の
場合に比べて大きな遅延時間を発生させることが可能と
なる。
【００２７】このような入力信号のタイミングに対する
出力信号の可変遅延時間の最小値及び最大値を示したも
のが図２である。同図より明らかなように、最小値の場
合にはオフセット時間だけパルスの立ち上がりのタイミ
ングが遅れており、デューティ比は基本のパルスと同じ
割合になっている。また、最大値の場合には図示の遅延
時間によりやはり基本パルスと同一のデューティ比のパ
ルスが立ち上がることになる。
【００２８】次に、図３に示す回路図を参照しながら、
本発明の第２実施例に係る可変遅延回路について説明す
る。図３において、図１の構成要素と同一符号を付した
ものは同一または相当する構成要素を示している。この
第２実施例に係る可変遅延回路は、第１のインバータ２
０の端子４１及び４２と、第２のインバータ３０の端子
４３及び４４に供給される電圧レベルを前記セレクト信
号Ｓのレベルにより設定可能としたものである。
【００２９】すなわち、セレクト信号Ｓが「Ｓ＝０」の
とき、第１のインバータ２０の端子４１が接地ＧＮＤに
接続されると共に端子４２が電源ＶＤＤに接続されるの
で、Ｐ型ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２は、
出力端子１６に対してフローティング状態となる。一
方、第２のインバータ３０の端子４３が電源ＶＤＤに接
続されると共に端子４４が接地ＧＮＤに接続されるの
で、第２のインバータ３０がインバータとして動作し、
負荷容量（図２においては図示を省略されている）に対
する充放電電流量が制御されることになる。この電流量
は第２のインバータ３０重み付け回路３５及び３７の特
性により決定される。セレクト信号Ｓが「Ｓ＝１」の場
合には、同様の考え方にしたがって第１のインバータ２
０の重み付け回路４５及び４７の特性により充放電の電
流量が決定されて遅延時間が決められることになる。
【００３０】この第２実施例に係る可変遅延回路におい
ても、その遅延出力は図２に示されている第１の実施例
に係る可変遅延回路の遅れ量と同様の特性を示す。
【００３１】なお、第１及び第２の実施例に係る可変遅
延回路においては、セレクト信号はインバータにより２
つのレベルを取り得る信号として説明したが、この発明
はこれに限定されず、制御回路に供給される選択信号は
それぞれのインバータのそれぞれの制御回路に対して個
別のセレクト信号として供給するようにしても良い。
【００３２】図４及び図５は、本発明の第３実施例に係
る可変遅延回路を示している。図４において、第１のイ
ンバータ２０における制御回路としてのＰ型ＭＯＳＦＥ
Ｔ２３のゲートには端子５１を介して出力１６の立ち上
がりタイミングを遅らせるセレクト信号Ｓｒ１が供給さ
れ、Ｎ型ＭＯＳＦＥＴ２４のゲートには端子５２を介し
て出力１６の立ち下がりタイミングを遅らせるセレクト
信号Ｓｆ１が供給されている。また、第２のインバータ
３０における制御回路としてのＰ型ＭＯＳＦＥＴ３３の
ゲートには出力１６の立ち上がりタイミング調整用のセ
レクト信号Ｓｒ２が供給され、Ｎ型ＭＯＳＦＥＴ３４の
ゲートには出力１６の立ち下がりタイミング調整用のセ
レクト信号Ｓｆ２が供給されている。その他の構成要素
については、第１の実施例を説明した図１と同一符号を
付すことにより重複説明を省略する。
【００３３】上記構成を有する第３実施例に係る可変遅
延回路の動作を図５のタイミングチャートを参照しなが
ら説明する。図５において、入力１５に対して第１及び
第２実施例のようにオフセット時間を設け、同一のデュ
ーティ比で遅延させたパルス波形が出力１６として示さ
れているが、この第３実施例においては、４種のセレク
ト信号を任意の値に設定することにより、立ち上がり最
大値Ｔｒmax の立上がりタイミングは図示のように遅ら
せると共に立ち下がりタイミングは通常の出力１６と同
じタイミングで立下がらせ、また、立ち下がり最大値Ｔ
ｆmax の立上がりはオフセット分のタイミングだけ遅ら
せて通常の出力１６と同じタイミングで立上げ、立下が
りタイミングは図示のように遅らせて動作させても良
い。このように、立ち上がりまたは立ち下がりの何れか
一方を固定にしておいて他方のみを遅延させることによ
りパルス信号波形のデューティを可変にしつつ信号を遅
延させることも可能となる。
【００３４】図６は、本発明の第４実施例に係る可変遅
延回路を示す回路図であり、同図において、第２実施例
を示す図３及び第３実施例を示す図５と同一符号を付し
たものはそれぞれの実施例に係る可変遅延回路の構成要
素と同一または相当する構成要素を示すものとして重複
説明を省略する。
【００３５】図６において、第１のインバータ２０の端
子４１及び４２には、端子５１及び５２をそれぞれ介し
て第１の立ち上がり調整用のセレクト信号Ｓｒ１及び第
１の立ち下がり調整用のセレクト信号Ｓｆ１が供給され
ており、また、第２のインバータ３０の端子４３及び４
４には、端子５３及び５４をそれぞれ介して第２の立ち
上がり調整用のセレクト信号Ｓｒ２及び第２の立ち下が
り調整用のセレクト信号Ｓｆ２がそれぞれ供給されてい
る。これにより、第１及び第２のインバータ２０及び３
０のそれぞれの端子に供給される電圧レベルを前記セレ
クト信号Ｓｒ１，Ｓｒ２，Ｓｆ１，Ｓｆ２のレベルによ
り可変に設定可能としているので、図５に示すタイミン
グチャートと同様にデューティを可変としつつ所望の信
号遅延を行なうことが可能となる。
【００３６】次に、本発明の第５実施例に係る可変遅延
回路について図７を参照しながら詳細に説明する。図７
は第５実施例の可変遅延回路を示す回路図である。同図
において、図１、図３、図４、図６と同一符号を付した
構成要素は第１ないし第４実施例に係る可変遅延回路に
おける各構成要素と同一または相当する要素を示してい
るとして重複説明を書略する。
【００３７】図７において、第１のインバータ２０は本
来のＦＥＴ２１及びＦＥＴ２２の他に制御回路としての
ＦＥＴ２３及びＦＥＴ２４を備えており、第２のインバ
ータ３０も本来のＦＥＴ３１及びＦＥＴ３２に加えて制
御回路としてのＦＥＴ３３及びＦＥＴ３４を備えてい
る。また。第１のインバータ２０は、重み付け回路４５
及び４７をそれぞれ有しており、第２のインバータ３０
も重み付け回路３５及び３７を備えている。この第５実
施例の特徴的な点は、これらの重み付け回路４５及び４
７と重み付け回路３５及び３７を構成する各々のＦＥＴ
のゲートに対して所定の電圧を供給する電圧発生回路５
５を設けるようにしたことである。これにより図１４に
示されるクロックドパルス方式の遅延回路と同様の制御
が可能となる。
【００３８】次に、本発明の第６実施例に係る可変遅延
回路について図８を参照しながら詳細に説明する。図８
は第６実施例の可変遅延回路を示す回路図である。同図
において、図１、図３、図４、図６と同一符号を付した
構成要素は第１ないし第４実施例に係る可変遅延回路に
おける各構成要素と同一または相当する要素を示してい
るとして重複説明を書略する。
【００３９】図８において、第６実施例に係る可変遅延
回路は、図３を用いて説明した第２実施例の可変遅延回
路における第１のインバータ２０の重み付け回路４５及
び４７と、第２のインバータ３０の重み付け回路３５及
び３７を構成するそれぞれのＦＥＴ（図示されず）のゲ
ートに所定の電圧を供給する電圧発生回路５５を設け、
この電圧発生回路５５によりゲートに電圧を供給するよ
うにした点が第５実施例と同様にこの実施例の特徴とな
っている。したがって、この第６実施例もクロックドパ
ルス方式により遅延制御を行なっている。
【００４０】上述した第１ないし第６実施例に係る可変
遅延回路は何れも２つのインバータ２０及び３０を設け
るようにするものとして説明したが、この発明はこのよ
うな構成に限定されず、異なる幾つかの種類の重み付け
回路をそれぞれ備える複数段のインバータにより可変遅
延回路を構成するようにしても良い。
【００４１】例えば、図９に示される第７実施例に係る
可変遅延回路のように、入力端子１５と共通出力端子１
６との間に３段に構成された第１、第２及び第３のイン
バータ６０Ａ，６０Ｂ，６０Ｃが設けられている。この
第１、第２及び第３のインバータ６０Ａ，６０Ｂ，６０
Ｃにおいて、個々のインバータを出力端子１６に対して
接続するか切り離すかを決定する制御回路は省略されて
示されている。
【００４２】第１のインバータ６０Ａの重み付け回路と
してのＰ型ＭＯＳＦＥＴ６３ａのゲートが接地ＧＮＤ
に、Ｎ型ＭＯＳＦＥＴ６４ａのゲートが電源ＶＤＤに接
続されている。従って、２つのＭＯＳＦＥＴ６３ａ，６
４ａが常にオンしており、飽和状態で使用されている。
第２のインバータ６０Ｂの重み付け回路の２つのＭＯＳ
ＦＥＴ６３ｂ，６４ｂは、ゲートを入力端子１５に接続
された入力端子１５に印加される信号によりオン／オフ
状態を遷移し、ＭＯＳＦＥＴの飽和状態と非飽和状態の
両方で使用される。第３のインバータ６０Ｃは重み付け
回路として２個のＭＯＳＦＥＴ６３Ｃ及び６５，６４Ｃ
及び６６をそれぞれパラレルに接続し、ゲートをそれぞ
れ接地ＧＮＤと電源ＶＤＤに接続し常にオン状態で使用
している。以上のような３種類の重み付け回路を組み合
わせて構成されている。
【００４３】次に実際の遅延の発生について説明する。
第１のインバータ６０Ａのみ有効の場合は、Ｐ型ＭＯＳ
ＦＥＴ６３ａ，６４ａのオン抵抗分電流供給量が減少し
ている。一方、第３のインバータ６０Ｃのみ有効の場合
はＭＯＳＦＥＴ６５，６６が２個パラレルに接続されて
いるので、重み付け回路６５，６６のオン抵抗は重み付
け回路６３ａ，６４ａのオン抵抗よりも小さいため、多
くの充放電電流を流すことができる。従って、遅延時間
は早くなる。さらには第１、第２、第３のインバータ全
てを出力端子に接続し、供給する充放電電流量を最大に
することで、図９の回路構成での遅延時間を最小にする
ことができる。図９では、重み付け回路６５，６６とし
て２個のＭＯＳＦＥＴをパラレル接続した例を示した
が、パラレルに接続するＭＯＳＦＥＴの数やシリアルに
複数個を接続した場合も容易に推察される（図１０のイ
ンバータ６０Ｄ）。さらに、パラレル接続とシリアル接
続を組み合わせたもので重み付け回路を構成することも
容易に推察可能である（図１０のインバータ６０Ｅ）。
さらに、ゲート電圧の制御についてはＶＤＤ、ＧＮＤに
接続する場合と入力端子３７に接続する場合とさらにこ
れらを組み合わせたもので重み付け回路を構成すること
も容易に推察可能である。以上の様な重み付けの構成は
自由度が大きく、充放電電流量に微小な差をつけること
が可能となり、微小な分解能で遅延時間に差をつけるこ
とが可能となる。この可変遅延回路は、５つのインバー
タを設けて３２種類の遅延時間を作成するようにもよ
い。この例を図１０に第８実施例として示す。図１０に
おいて、第１ないし第３のインバータは、図９の第７実
施例と同様であるが、第４及び第５のインバータの構成
が異なっている。すなわち第４のインバータ６０Ｄの重
み付け回路はシリアル接続であり、第５のインバータ６
０Ｅの重み付け回路はパラレル接続である。
【００４４】なお、インバータの個数については、上述
の実施例のように２つ、３つ、５つに限定されず、図１
１に示す第９実施例のように７１ないし７ＮよりなるＮ
個のインバータを入口端子１５と共通出力端子１６間に
設けるようにしてもよい。
【００４５】第１０の実施例として、ＭＯＳＦＥＴのゲ
ート長とゲート幅を自由に設計可能なフルカスタムで実
現した場合について説明する。この場合、これまでの実
施例と同様な重み付け回路を付加した構成のみならず、
本来のインバータ論理を実現するＭＯＳＦＥＴのみでも
実現することも可能である。図１２（ａ）においてイン
バータの重み付け回路として用いられるＰ型ＭＯＳＦＥ
ＴとＮ型ＭＯＳＦＥＴのゲート幅８１（Ｗ）のゲート長
８０（Ｌ）に対する割合を大きくした場合は、充放電電
流量が大きくなり遅延時間は小さくなる。逆にゲート幅
８１（Ｗ）のをゲート長８０（Ｌ）に対する割合を小さ
くした場合は、充放電電流量が小さくなり遅延時間を大
きくすることができる（図１２（ｂ）参照）。これらの
入力端子と出力端子をそれぞれ共通に接続し、各インバ
ータを出力端子に対して接続するか切り放すかを任意に
制御して、設定分解能が微小な可変遅延回路を実現する
ことができる。なお、図１２（ａ）において、符号８２
はトランジスタゲートであり、８３はソースであり、８
４はドレインである。
【００４６】
【発明の効果】本発明により、ＣＭＯＳ型半導体集積回
路で微小分解能（数１０ｐｓ）の可変遅延回路が実現で
きる。これによれば一般的なセミカスタムＬＳＩで使用
可能なゲートサイズに制約のあるＭＯＳＦＥＴのみを使
用して設計することが可能である。
【００４７】また、システムの要求性能に応じてフルカ
スタムの手法を取り入れゲート長とゲート幅を最適に設
計することで、容易に性能を向上することができる。
【００４８】さらに、従来技術で必要であったセレクト
回路の遅延時間ばらつきによる、遅延時間の予期せぬ変
動が発生しないので、容易に微小分解能を実現すること
ができる。
【００４９】さらに回路規模的に見ても、本発明によれ
ばインバータの数をｘとすれば（２x −１）通りの遅延
時間を設定することがきる。一方従来技術ではｘ個のイ
ンバータと選択回路でｘ通りの遅延時間のみしか設定で
きない。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図２】本発明の第１実施例及び第２実施例に係るＣＭ
ＯＳ型可変遅延回路の動作を説明するタイミングチャー
トである。
【図３】本発明の第２実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図４】本発明の第３実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図５】本発明の第３実施例及び第４実施例に係るＣＭ
ＯＳ型可変遅延回路の動作を説明するタイミングチャー
トである。
【図６】本発明の第４実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図７】本発明の第５実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図８】本発明の第６実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図９】本発明の第７実施例に係るＣＭＯＳ型可変遅延
回路を示す回路図である。
【図１０】本発明の第８実施例に係るＣＭＯＳ型可変遅
延回路を示す回路図である。
【図１１】本発明の第９実施例に係るＣＭＯＳ型可変遅
延回路を示すブロック図である。
【図１２】本発明の第１０実施例に係るＣＭＯＳ型可変
遅延回路の配置の一例と特性をそれぞれ示す図である。
【図１３】従来の可変遅延回路の一例をそれぞれ示す回
路図である。
【図１４】従来の可変遅延回路の他の一例を示す回路図
である。
【図１５】従来の可変遅延回路の更に他の一例を示す回
路図である。
【符号の説明】
１５ 入力端子 １６ 共通出力端子 ３５，３７，４５，４７ 重み付け回路 ２３，２４，３３，２４ 制御回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとか
    ら構成されるＣＭＯＳ型半導体集積回路において、同じ
    論理を実現する複数の論理回路と、前記複数の論理回路
    の入出力端子をそれぞれ共通に接続した共通入力端子及
    び共通出力端子と、前記複数の論理回路を共通出力端子
    に対して接続するか切り放すかを切り換える制御回路
    と、前記複数の回路を流れかつ前記共通出力端子の負荷
    容量を充電または放電する電流量を決定する重み付け回
    路と、を備えることを特徴とするＣＭＯＳ型可変遅延回
    路。
  2. 【請求項２】前記制御回路が電源と前記共通出力端子の
    間及び接地と共通出力端子の間に追加されたＭＯＳＦＥ
    Ｔを導通か非導通とすることにより前記複数の論理回路
    を共通出力端子に対して接続するか切り放すかを切り換
    えるように構成された請求項１に記載のＣＭＯＳ型可変
    遅延回路。
  3. 【請求項３】前記制御回路が前記複数の論理回路の電源
    と接地とを個別に切り換えることで共通出力端子に対し
    て接続するか切り放すかを切り換えるように構成された
    請求項１に記載のＣＭＯＳ型可変遅延回路。
  4. 【請求項４】前記重み付け回路が電源と共通出力端子及
    び接地と共通出力端子に対してＭＯＳＦＥＴがシリアル
    接続、またはパラレル接続、及びこれらの混在した構成
    のうちの少なくとも何れか１つの構成により電流量を決
    定するように構成された請求項１に記載のＣＭＯＳ型可
    変遅延回路。
  5. 【請求項５】前記重み付け回路を構成する複数のＭＯＳ
    ＦＥＴのゲートを電源、接地、入力端子及びその他任意
    の電圧のうちの何れかにそれぞれ接続したものを組み合
    わせて構成するようにした請求項１に記載のＣＭＯＳ型
    可変遅延回路。
  6. 【請求項６】前記重み付け回路がＭＯＳＦＥＴのゲート
    長及びゲート幅の割合を変えた複数のＭＯＳＦＥＴで構
    成された請求項１に記載のＣＭＯＳ型可変遅延回路。
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