JP3763432B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3763432B2 JP3763432B2 JP14109797A JP14109797A JP3763432B2 JP 3763432 B2 JP3763432 B2 JP 3763432B2 JP 14109797 A JP14109797 A JP 14109797A JP 14109797 A JP14109797 A JP 14109797A JP 3763432 B2 JP3763432 B2 JP 3763432B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- input
- delay circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
この発明は半導体装置に関し、例えば、可変遅延回路を含むASIC(特定用途向け集積回路)ならびにその可変遅延回路の遅延特性の改善及び診断処理の効率化に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】
Pチャンネル及びNチャンネルMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)が組み合わされてなるCMOS(相補型MOS)回路を基本素子とし、可変遅延回路を含むASICがある。可変遅延回路は、所定の内部制御信号の立ち上がり又は立ち下がりタイミングあるいはパルス幅等の設定・調整に供され、その遅延特性は、ASICひいてはこれを含むデジタルシステムのサイクルタイムやタイミング仕様に比較的大きな影響を与える。
【0003】
【発明が解決しようとする課題】
従来のASIC等において、可変遅延回路は、例えば図5,図7あるいは図8のような回路構成とされ、それぞれ固有の問題点を抱える。すなわち、図5の可変遅延回路では、それぞれ2個,4個あるいは6個のインバータV3〜V4,V5〜V8あるいはV9〜VEが直列結合されてなる3組の遅延回路が並列形態に設けられ、その出力信号つまり内部信号Sa,SbあるいはScを遅延制御信号c1〜c3に従って択一的に伝達するためのトランスファゲートG1〜G3が設けられる。ASICの前段回路から入力される入力信号Siは、図6に示されるように、バッファB1の遅延時間tb1と、2個のインバータV3及びV4の遅延時間2to(ここで、toは、インバータV3〜VEの1個あたりの遅延時間を表す。以下同様)の和つまりtb1+2toだけ遅延されて内部信号Saとなる。また、バッファB1と4個のインバータV5〜V8の遅延時間tb1+4toだけ遅延されて内部信号Sbとなり、バッファB1と6個のインバータV9〜VEの遅延時間tb1+6toだけ遅延されて内部信号Scとなる。
【0004】
内部信号Sa〜Scは、例えば遅延制御信号c2が択一的にハイレベルとされることで、対応する内部信号SbのみがトランスファゲートG2を介してバッファB2に伝達され、これらのトランスファゲート及びバッファの遅延時間tb2だけ遅延されて、可変遅延回路の出力信号Soとなる。
【0005】
つまり、図5の方法では、所望する遅延時間の選択肢数に応じて遅延回路を並列接続し、その出力信号つまり内部信号Sa〜Sc等をトランスファゲートG1〜G3等により択一的に選択して所望の遅延時間を得る訳であるが、ASICの高性能化が進み遅延時間の選択肢数が増えるに従って、ファンアウト数の多い入力側のバッファB1やその出力端子が論理結合されるトランスファゲートG1〜G3等の出力負荷容量が増大し、最小遅延時間が大きくなる。また、そのインバータ段数の異なる複数の遅延回路の配置位置やその分岐点及び論理結合点の相対位置が分散し、配線容量が異なることで、各遅延回路の遅延時間管理が難しくなり、設計した通りの遅延特性を得ることが困難となる。
【0006】
一方、図7の可変遅延回路では、直列結合される例えば4個のインバータVF〜VIの出力端子と回路の接地電位との間に、可変キャパシタC1〜C4がそれぞれ設けられ、これらの可変キャパシタのそれぞれは、同図下方の可変キャパシタC1に代表されるように、下部電極が共通結合された3個のキャパシタCa〜Ccを含む。これらのキャパシタの上部電極は、対応する遅延制御信号c1〜c3のハイレベルを受けて選択的にオン状態となるスイッチQ1〜Q3を介して共通結合される。言うまでもなく、インバータVF〜VIの遅延時間は、対応する可変キャパシタC1〜C4の容量値が大きくなるに従って大きくなる。
【0007】
これらのことから、図7の方法では、所望する遅延時間の選択肢数が増えるに従って可変キャパシタC1〜C4の所要素子数が増え、そのレイアウト所要面積が増大するとともに、信号が固定的に通過すべきインバータの段数が多いため、可変遅延回路の最小遅延時間が大きくなる。また、ASICの試験・診断処理を考慮した場合、従来の試験方法では可変キャパシタC1〜C4部の断線を検出することができず、ASICの試験診断精度が低下する。
【0008】
次に、図8の場合、可変遅延回路は、直列結合される4個のインバータVJ〜VMを備え、これらのインバータのそれぞれは、その電源電圧側に設けられるPチャンネル型の電流制御MOSFETP1〜P4と、その接地電位側に設けられるNチャンネル型の電流制御MOSFETN1〜N4を含む。このうち、MOSFETP1〜P4のゲートには、ASICの図示されない制御回路から所定の電流制御信号icpが共通に供給され、MOSFETN1〜N4のゲートには、電流制御信号icnが共通に供給される。これにより、電流制御信号icp及びicnの電位に応じてインバータVJ〜VMの動作電流が制御され、これらのインバータからなる遅延回路の遅延時間が制御される。
【0009】
ところが、この方法では、電流制御MOSFETP1〜P4ならびにN1〜N4のゲートに供給される電流制御信号icp及びicnがいわゆるアナログ量であるため、マクロセル等には応用できるものの、ASICの設計者が既存の標準ゲートを組み合わせて構成する訳にいかず、ASICの設計工数が増大する。また、インバータVJ〜VMの電源経路に電流制御MOSFETP1〜P4ならびにN1〜N4が追加されることで、各インバータの言わば電源インピーダンスが大きくなり、可変遅延回路としての最小遅延時間が大きくなる。
【0010】
この発明の目的は、その最小遅延時間及びレイアウト所要面積が小さく、その設計及び遅延時間の管理が容易であり、かつ試験診断性に優れた可変遅延回路を提供することにある。この発明の他の目的は、可変遅延回路を含むASIC等の高速化を図り、その試験診断精度を高めることにある。
【0011】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ASIC等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第1の入力端子を介して入力される第1の入力信号を第1の出力端子に伝達する第1の論理ゲートと、このとき第2の入力端子を介して入力される実質的な第2の入力信号を第2の出力端子に伝達する第2の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第1の入力信号を第2の出力端子に伝達する第3の論理ゲートとをそれぞれ含み、第1の出力端子及び第1の入力端子ならびに第2の出力端子及び第2の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成する。
【0013】
上記した手段によれば、同一パターンとされる任意数の単位遅延回路を積み上げるだけで、往復信号経路がほぼ同じ可変遅延回路を構成することができる。これにより、その最小遅延時間が先頭に設けられた単位遅延回路の1個又は2個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができる。この結果、可変遅延回路を含むASIC等のタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【0014】
【発明の実施の形態】
図1には、この発明が適用された可変遅延回路の一実施例のブロック図が示されている。また、図2には、図1の可変遅延回路を構成する単位遅延回路D0の第1の実施例の回路図が示され、図3には、図1の可変遅延回路の一実施例の遅延特性図が示されている。これらの図をもとに、この実施例の可変遅延回路の構成及び動作ならびにその特徴について説明する。なお、この実施例の可変遅延回路は、特に制限されないが、ASICに搭載され、所定の内部制御信号の立ち上がり又は立ち下がりタイミングあるいはパルス幅等の設定・調整に供される。図1の各ブロックを構成する回路素子は、公知のCMOS集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。また、以下の回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFETはPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別して示される。さらに、以下の記述では、図2の単位遅延回路D0に関する説明をもって、単位遅延回路D0〜Dnの具体的構成等を説明する。
【0015】
図1において、この実施例の可変遅延回路は、n+1個の単位遅延回路D0〜Dnを含み、これらの単位遅延回路のそれぞれは、二つの入力端子i(第1の入力端子)及びj(第2の入力端子)と、二つの出力端子x(第1の出力端子)及びy(第2の出力端子)と、一つの遅延制御端子cとを備える。第1段の単位遅延回路D0の入力端子iには、ASICの図示されない前段回路から所定の内部制御信号つまり入力信号Siが供給され、その出力端子xは、次段の単位遅延回路D1の入力端子iに結合される。また、その入力端子jは、次段の単位遅延回路D1の出力端子yに結合され、その出力端子yにおける出力信号は、可変遅延回路の出力信号SoとしてASICの後段回路に供給される。
【0016】
第2段の単位遅延回路D1の出力端子xは、第3段の単位遅延回路D2の入力端子iに結合され、その入力端子jは、第3段の単位遅延回路D2の出力端子yに結合される。以下、各単位遅延回路は、その出力端子xが次段の単位遅延回路の入力端子iに結合され、その出力端子yが前段の単位遅延回路の入力端子jに結合される形で順次直列結合される。なお、最終段の単位遅延回路Dnの出力端子xは、その入力端子jに結合される。また、単位遅延回路D0〜Dnの遅延制御端子cには、遅延制御回路DCTLから対応する遅延制御信号c0〜cnがそれぞれ供給され、遅延制御回路DCTLには、ASICの図示されない制御回路からm+1ビットの遅延量制御信号dc0〜dcmが供給される。
【0017】
遅延制御回路DCTLは、遅延量制御信号dc0〜dcmをデコードして、遅延制御信号c0〜cnの対応するビットを択一的にハイレベルとする。これにより、遅延制御信号c0〜cnは、通常すべてロウレベル(第1の論理レベル)とされ、遅延量制御信号dc0〜dcmが対応する組み合わせとされるとき選択的にかつ択一的にハイレベル(第2の論理レベル)とされる。
【0018】
ここで、単位遅延回路D0〜Dnのそれぞれは、図2の単位遅延回路D0に代表されるように、第1の論理ゲートつまりナンド(NAND)ゲートNA1(第1のナンドゲート)と、第2の論理ゲートつまりナンドゲートNA2(第2のナンドゲート)と、第3の論理ゲートつまりナンドゲートNA3(第3のナンドゲート)とを含む。このうち、ナンドゲートNA1の一方の入力端子には、入力端子iを介して入力信号i(第1の入力信号)つまり例えばSiが供給される。また、その他方の入力端子には、遅延制御回路DCTLから遅延制御端子cを介して遅延制御信号cつまり例えばc0が供給され、その出力信号は、出力端子xを経て単位遅延回路D0の出力信号x(第1の出力信号)となる。なお、ナンドゲートNA1〜NA3は、同一の遅延時間tdを有すべく設計される。
【0019】
次に、ナンドゲートNA2の一方の入力端子には、入力端子jを介して入力信号j(第2の入力信号)つまり例えば第2段の単位遅延回路D1の出力信号yが供給される。また、その他方の入力端子には、ナンドゲートNA3の出力信号が供給され、その出力信号は、出力端子yを経て出力信号y(第2の出力信号)つまり例えば可変遅延回路の出力信号Soとなる。なお、後述の説明から明らかなように、ナンドゲートNA3の出力信号は、実質的な入力信号iの反転信号に対応し、入力信号jは、ナンドゲートNA1による実質的な入力信号iの反転信号に対応する。したがって、ナンドゲートNA2は、実質的にはいわゆる負論理のオア(OR)ゲートとして機能するものとなる。
【0020】
ナンドゲートNA3の一方の入力端子には、入力端子iを介して入力信号iつまり例えばSiが供給される。また、その他方の入力端子には、対応する遅延制御信号cつまり例えばc0のインバータV1による反転信号が供給され、その出力信号は、ナンドゲートNA2の他方の入力端子に供給される。
【0021】
対応する遅延制御信号cつまり例えばc0がロウレベルとされるとき、単位遅延回路D0では、ナンドゲートNA1及びNA2が伝達状態とされ、ナンドゲートNA3は非伝達状態とされる。このため、入力信号iつまり例えばSiは、ナンドゲートNA1によりその遅延時間tdだけ遅延・反転されて出力端子xに伝達される。また、入力信号jつまり第2段の単位遅延回路D1の出力信号yは、ナンドゲートNA2によりその遅延時間tdだけ遅延・反転されて出力端子yに伝達され、出力信号yつまり可変遅延回路の出力信号Soとなる。
【0022】
一方、対応する遅延制御信号cつまり例えばc0が択一的にハイレベルとされると、単位遅延回路D0では、ナンドゲートNA1及びNA2が非伝達状態とされ、代わってナンドゲートNA3が伝達状態とされる。このため、入力信号iつまり例えばSiは、ナンドゲートNA3によりその遅延時間tdだけ遅延・反転されてナンドゲートNA2の他方の入力端子に伝達された後、さらにその遅延時間tdだけ遅延・反転されて出力端子yに伝達される。
【0023】
このように、可変遅延回路の先頭つまり第1段の単位遅延回路D0の入力端子iに入力された入力信号Siは、直列結合される単位遅延回路D0〜Dnの出力端子xから入力端子iを介して順次正順で遅延・伝達される。そして、遅延制御信号c0〜cnの対応するビットが択一的にハイレベルとされる単位遅延回路で折り返された後、今度は単位遅延回路D0〜Dnの出力端子yから入力端子jを介して順次逆順で遅延・伝達され、最後は第1段の単位遅延回路D0の出力端子yから可変遅延回路の出力信号Soとなって出力される。また、各単位遅延回路では、折り返し時を含めて伝達すべき信号の反転がそれぞれ2回ずつ行われるため、常に入力信号Siと同じ論理レベルでの信号授受が行われる。
【0024】
したがって、入力信号Si及び出力信号So間の位相差つまり可変遅延回路全体としての遅延時間Tdは、折り返しが行われる単位遅延回路の段数をkとし、各単位遅延回路のナンドゲートNA1〜NA3の遅延時間をtdとするとき、
となり、単位遅延回路D0〜Dnの単位遅延時間δを、
δ=2×td
とするとき、
Td=k×δ
となる。
【0025】
以上の結果、可変遅延回路の遅延特性は、図3に示されるように、その最小遅延時間つまり遅延量制御信号dc0〜dcmによる遅延制御量がゼロの場合の遅延時間Tdをδとし、遅延制御量の単位変化量Δに対する遅延時間の単位変化量をδとするステップ状の直線となり、その最大遅延時間Tdmaxは、
Tdmax=(n+1)×δ
となる。
【0026】
この実施例において、可変遅延回路を構成する単位遅延回路D0〜Dnは、すべて同一の回路構成とされ、それぞれが信号伝達経路の往路及び復路を同一期間だけ分担して構成する。また、これらの単位遅延回路は、そのレイアウトパターンを共通化し、かつ標準化しておくことにより、その任意数を積み上げ、任意の最大遅延時間Tdmaxを有する可変遅延回路を容易に実現することができる。このとき、可変遅延回路としての最小遅延時間は、上記のように、単位遅延回路D0〜Dnの単位遅延時間δつまり例えば100ないし数百ps(ピコ秒)程度に小さくすることができ、遅延量制御信号の単位制御量Δに対する遅延時間の単位変化量も、この単位遅延時間δとすることができる。さらに、いかに多数の単位遅延回路を積み上げて可変遅延回路を構成する場合でも、遅延量制御信号dc0〜dcmの指定により任意の単位遅延回路を択一的に指定して折り返し試験を行うことができ、その正常性を確認することもできる。
【0027】
この結果、その最小遅延時間が先頭に設けられた単位遅延回路の1個又は2個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができ、これによって遅延回路を含むASICのタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【0028】
図4には、図1の可変遅延回路を構成する単位遅延回路D0の第2の実施例の回路図が示されている。なお、この実施例は、前記図2の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【0029】
図4において、この実施例の単位遅延回路D0は、3個のクロックドインバータCV1(第1の論理ゲート),CV2(第2の論理ゲート)ならびにCV3(第3の論理ゲート)を含む。このうち、クロックドインバータCV1の入力端子は、単位遅延回路D0の入力端子i(第1の入力端子)に結合され、その出力端子は出力端子x(第1の出力端子)に結合される。また、クロックドインバータCV2の入力端子は、単位遅延回路D0の入力端子j(第2の入力端子)に結合され、その出力端子は出力端子y(第2の出力端子)に結合される。クロックドインバータCV3の入力端子は入力端子iに結合され、その出力端子は出力端子yに結合される。クロックドインバータCV1及びCV2の反転制御端子には、遅延制御信号cつまり例えばc0が供給され、クロックドインバータCV3の反転制御端子には、そのインバータV2による反転信号が供給される。
【0030】
これにより、クロックドインバータCV1は、対応する遅延制御信号cつまり例えばc0がロウレベル(第1の論理レベル)とされることで選択的に伝達状態となり、入力端子iにおける入力信号i(第1の入力信号)つまり例えばSiを出力信号x(第1の出力信号)として出力端子xに伝達する。同様に、クロックドインバータCV2は、対応する遅延制御信号cつまり例えばc0がロウレベルとされることで選択的に伝達状態となり、入力端子jにおける入力信号j(第2の入力信号)つまり例えば第2段の単位遅延回路D1の出力信号yを、出力信号y(第2の出力信号)として出力端子yに伝達する。
【0031】
一方、クロックドインバータCV3は、対応する遅延制御信号cつまり例えばc0がハイレベル(第2の論理レベル)とされることによって選択的に伝達状態となり、入力端子iおける入力信号iつまり例えばSiを、出力信号yとしてそのまま出力端子yに折り返して伝達する。
【0032】
以上の結果、この実施例の場合も、前記図2の実施例と同様な作用効果を得ることができ、これによって遅延回路を含むASIC等のさらなる高速化を図り、その試験診断精度を高めることができる。なお、この実施例の場合、遅延・伝達される信号は、折り返し時にその論理レベルが反転されたままとなるため、第1段の単位遅延回路D0の出力信号yつまり出力信号Soをインバータ等によりもう1回反転させる必要がある。したがって、単位遅延回路D0を含む可変遅延回路の最小遅延時間Tdminは、このインバータの遅延時間をtdoとし、クロックドインバータCV1〜CV3の遅延時間をtdとするとき、
Tdmin=td+tdo
となり、その遅延量制御信号の単位制御量Δに対する可変遅延回路の遅延時間の単位遅延量Tdδは、
Tdδ=2×td
となる。これらの最小遅延時間及び単位遅延量は、前記図2の単位遅延回路D0を用いる場合に比較して約二分の一程度に小さなものとなる。
【0033】
なお、この実施例の単位遅延回路では、クロックドインバータCV1が非伝達状態とされるときその出力端子xがハイインピーダンス状態となり、後段の単位遅延回路のクロックドインバータCV1及びCV2に貫通電流が流れるおそれがある。これに対処するため、各単位遅延回路には、その入力端子iがフローティング状態となるのを防止するための図示されない手段が設けられる。
【0034】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)ASIC等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第1の入力端子を介して入力される実質的な第1の入力信号を第1の出力端子に伝達する第1の論理ゲートと、このとき第2の入力端子を介して入力される実質的な第2の入力信号を第2の出力端子に伝達する第2の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第1の入力信号を第2の出力端子に伝達する第3の論理ゲートとをそれぞれ含み、第1の出力端子及び第1の入力端子ならびに第2の出力端子及び第2の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成することで、同一パターンとされる任意数の単位遅延回路を積み上げ、往復信号経路がほぼ同じ可変遅延回路を容易に構成することができるという効果が得られる。
【0035】
(2)上記(1)項により、その最小遅延時間が先頭に設けられる単位遅延回路の1個又は2個の論理ゲートの遅延時間に対応して小さく、レイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を実現することができるという効果が得られる。
(3)上記(1)項及び(2)項により、可変遅延回路を含むASIC等の高速化を図り、その試験診断精度を高めることができるという効果が得られる。
【0036】
(4)上記(1)項〜(3)項において、第1ないし第3の論理ゲートをクロックドインバータにより構成することで、可変遅延回路の最小遅延時間及び単位遅延量をさらに小さくして、可変遅延回路を含むASIC等のさらなる高速化及び高性能化を図ることができるという効果が得られる。
【0037】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、遅延制御信号c0等は、例えば1個おきあるいは所定数個おきに単位遅延回路D0〜Dnに入力することができる。この場合、遅延制御信号が入力されない単位遅延回路では、その遅延制御端子cをロウレベルに固定する必要がある。遅延制御信号c0〜cnの論理レベルは、単位遅延回路D0〜Dnの各論理ゲートの伝達条件を入れ換えることにより、反転させることができる。
【0038】
図2及び図4において、単位遅延回路D0〜Dnは、例えばノア(NOR)ゲートを組み合わせることにより構成できるし、例えばトランスファゲートとインバータを組み合わせることによっても構成できる。また、図4の実施例において第1段の単位遅延回路D0の出力端子y側に設けられるとした論理反転用のインバータは、例えばクロックドインバータCV3の出力端子と単位遅延回路の出力端子yとの間に設けてもよい。図3において、可変遅延回路の具体的遅延特性はほんの一例であって、本発明の主旨に制約を与えない。
【0039】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるASICならびにその可変遅延回路に適用した場合について説明したが、これに限定されるものではなく、例えば、同様な可変遅延回路を含む各種のメモリ集積回路や各種の論理集積回路装置又はマイクロコンピュータ等にも適用できる。この発明は、少なくとも可変遅延回路を含む半導体装置ならびにこのような半導体装置を含む装置又はシステムに広く適用できる。
【0040】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ASIC等に搭載される可変遅延回路を、対応する遅延制御信号が例えばロウレベルとされるとき第1の入力端子を介して入力される実質的な第1の入力信号を第1の出力端子に伝達する第1の論理ゲートと、このとき第2の入力端子を介して入力される実質的な第2の入力信号を第2の出力端子に伝達する第2の論理ゲートと、対応する遅延制御信号が例えば択一的にハイレベルとされるとき実質的な第1の入力信号を第2の出力端子に伝達する第3の論理ゲートとをそれぞれ含み、第1の出力端子及び第1の入力端子ならびに第2の出力端子及び第2の入力端子がそれぞれ順次直列結合される複数の単位遅延回路と、所定ビットの遅延量制御信号をデコードして対応する上記遅延制御信号を例えば択一的にハイレベルとする遅延制御回路とをもとに構成することで、同一パターンとされる任意数の単位遅延回路を積み上げ、往復信号経路がほぼ同じ可変遅延回路を容易に構成することができる。これにより、その最小遅延時間が先頭に設けられた単位遅延回路の1個又は2個の論理ゲートの遅延時間に対応して小さく、そのレイアウト所要面積が小さく、設計及び遅延時間の管理が容易で、かつ試験診断性に優れた可変遅延回路を容易に実現することができる。この結果、可変遅延回路を含むASIC等のタイミング設計を容易にしてその高速化を図り、その試験診断精度を高めることができる。
【図面の簡単な説明】
【図1】この発明が適用された可変遅延回路の一実施例を示すブロック図である。
【図2】図1の可変遅延回路に含まれる単位遅延回路の第1の実施例を示す回路図である。
【図3】図1の可変遅延回路の一実施例を示す遅延特性図である。
【図4】図1の可変遅延回路に含まれる単位遅延回路の第2の実施例を示す回路図である。
【図5】従来の可変遅延回路の一例を示す回路図である。
【図6】図5の可変遅延回路の一例を示す信号波形図である。
【図7】従来の可変遅延回路の他の一例を示す回路図である。
【図8】従来の可変遅延回路のさらに他の一例を示す回路図である。
【符号の説明】
Si……入力信号、So……出力信号、D0〜Dn……単位遅延回路、i,j……入力端子、x,y……出力端子、c……遅延制御端子、c0〜cn……遅延制御信号、DCTL……遅延制御回路、dc0〜dcm……遅延量制御信号。
Δ……単位遅延制御量、δ……単位遅延量。
tb1〜tb2……バッファ遅延時間、to……単位遅延時間。
icp,icn……電流制御信号。
NA1〜NA3……ナンド(NAND)ゲート、V1〜VM……インバータ、B1〜B4……バッファ、G1〜G3……トランスファゲート、C1〜C4,Ca〜Cc……キャパシタ、Q1〜Q3……スイッチMOSFET、CV1〜CV3……クロックドインバータ、P1〜P8……PチャンネルMOSFET、N1〜N8……NチャンネルMOSFET。
Claims (2)
- 第1の入力信号が入力される第1の入力端子と、
第2の入力信号が入力される第2の入力端子と、
第1の出力信号が出力される第1の出力端子と、
第2の出力信号が出力される第2の出力端子と、
遅延制御信号が入力される遅延制御端子と、
対応する上記遅延制御信号が第1の論理レベルとされるとき伝達状態にされて上記第1の入力信号を上記第1の出力信号として第1信号伝達方向に向かう上記第1の出力端子に伝達する第1のクロックドインバータと、
対応する上記遅延制御信号が第1の論理レベルとされるとき伝達状態にされて上記第2の入力信号を上記第2の出力信号として第1信号伝達方向とは逆方向の第2信号伝達方向に向かう上記第2の出力端子に伝達する第2のクロックドインバータと、
対応する上記遅延制御信号が第2の論理レベルとされるとき伝達状態にされて上記第1の入力信号を上記第2の出力信号として上記第2の出力端子に伝達する第3のクロックドインバータと、
をそれぞれ含む複数の単位遅延回路を有し、
上記複数の単位遅延回路は、上記第1信号伝達方向に上記第1の出力端子及び第1の入力端子がそれぞれ順次直列結合され、上記第2信号伝達方向に上記第2の出力端子及び第2の入力端子がそれぞれ順次直列結合され、
上記第1信号伝達方向における初段の上記単位遅延回路の上記第1の入力端子に入力信号が供給され、
上記第1信号伝達方向における最終段の上記単位遅延回路の上記第1の出力端子と上記第2の入力端子とが接続され、
上記第2信号伝達方向における初段の上記単位遅延回路の上記第2の出力端子から出力信号を得る可変遅延回路を具備することを特徴とする半導体装置。 - 請求項1において、
上記可変遅延回路は、所定の遅延量制御信号をデコードして対応する上記各単位遅延回路に供給される遅延制御信号を第1の論理レベル又は第2論理レベルとする遅延制御回路を含むものであって、
上記半導体装置は、CMOS論理回路を基本素子とするASICであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14109797A JP3763432B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14109797A JP3763432B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10322178A JPH10322178A (ja) | 1998-12-04 |
JP3763432B2 true JP3763432B2 (ja) | 2006-04-05 |
Family
ID=15284130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14109797A Expired - Fee Related JP3763432B2 (ja) | 1997-05-16 | 1997-05-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3763432B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101125018B1 (ko) * | 2005-12-12 | 2012-03-28 | 삼성전자주식회사 | 디지털 지연셀 및 이를 구비하는 지연 라인 회로 |
JP4551431B2 (ja) * | 2007-09-18 | 2010-09-29 | 富士通株式会社 | 可変遅延回路,遅延時間制御方法および単位回路 |
JP5458546B2 (ja) * | 2008-10-27 | 2014-04-02 | 富士通セミコンダクター株式会社 | 遅延クロック発生装置 |
WO2012070152A1 (ja) * | 2010-11-26 | 2012-05-31 | 富士通株式会社 | 半導体装置、及び情報処理装置 |
JP5724663B2 (ja) * | 2011-06-15 | 2015-05-27 | 富士通株式会社 | 遅延回路およびシステム |
JP6296932B2 (ja) * | 2014-07-18 | 2018-03-20 | 株式会社東芝 | 遅延回路 |
JP6500693B2 (ja) * | 2015-08-19 | 2019-04-17 | 富士通株式会社 | 可変遅延制御回路の縮退故障診断方法および可変遅延制御回路を有するメモリコントローラ |
KR102323569B1 (ko) | 2015-09-30 | 2021-11-08 | 삼성전자주식회사 | 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템 |
JP6610216B2 (ja) * | 2015-12-02 | 2019-11-27 | 富士通株式会社 | 遅延回路および遅延回路の試験方法 |
-
1997
- 1997-05-16 JP JP14109797A patent/JP3763432B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10322178A (ja) | 1998-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7595661B2 (en) | Low voltage differential signaling drivers including branches with series resistors | |
US5949254A (en) | Adjustable output driver circuit | |
US5467455A (en) | Data processing system and method for performing dynamic bus termination | |
US10762019B2 (en) | Bus sharing scheme | |
JP3171175B2 (ja) | 差動トライステート発生方法及び差動トライステート回路 | |
KR20010094734A (ko) | 온칩 성단 회로 | |
US9081061B1 (en) | Scan flip-flop | |
US7233184B1 (en) | Method and apparatus for a configurable latch | |
JP3763432B2 (ja) | 半導体装置 | |
JP2018523346A (ja) | 試験信号を挿入してac結合相互接続を試験するように構成された送信機 | |
US7358787B2 (en) | Dual operational mode CML latch | |
US5479112A (en) | Logic gate with matched output rise and fall times and method of construction | |
US7262630B1 (en) | Programmable termination for single-ended and differential schemes | |
JPH11186896A (ja) | 半導体装置 | |
JP2006024886A5 (ja) | ||
WO2001069875A2 (en) | Noise reduction for differential links which use a shared reference | |
US6363505B1 (en) | Programmable control circuit for grounding unused outputs | |
CN106409342B (zh) | 面积高效的多位触发器拓扑 | |
JPH06224730A (ja) | 出力バッファ回路 | |
JPH08274600A (ja) | Cmos型可変遅延回路 | |
US20130342238A1 (en) | Semiconductor device including tri-state circuit | |
US6630846B2 (en) | Modified charge recycling differential logic | |
US6791357B2 (en) | Bus signal hold cell, bus system, and method | |
KR0155322B1 (ko) | 인버터 기능을 갖는 프로그램이 가능한 양방향성 버퍼 | |
JP4039543B2 (ja) | 遅延回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060112 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140127 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |