JP6610216B2 - 遅延回路および遅延回路の試験方法 - Google Patents

Description

本発明は、遅延回路および遅延回路の試験方法に関する。

近年、半導体装置内においてタイミング調整等のために多数の遅延回路（ディレイライン(Delay Line: DL)）が使用される。例えば、ＣＰＵ（コントローラ）と外部メモリ（ＤＩＭＭ）間を接続する規格としてＤＤＲ(Double Data Rate)が知られており、高速化に従いＤＤＲ２、ＤＤＲ３、ＤＤＲ４といった規格が策定されている。

ＤＤＲ規格では、メモリに対してデータを読み書きする際に、メモリとやり取りされる各種電気信号のタイミング規格が厳密に規定されている。また、メモリから受信する信号のタイミングは、一定の範囲内でばらつきがあるものとされている。ＤＤＲ規格に準拠した動作を行う半導体装置では、電気信号のタイミングを微調整するために、メモリコントローラ内に大量のディレイラインが使用される。

ディレイラインは、微小な遅延を生じるバッファ回路（遅延素子）を大量に直列接続するように設け、その接続（通過）数を調整することで所望の遅延量を得る。１個の遅延素子の遅延量がディレイラインの遅延設定分解能となる。高精度に遅延量を設定できるようにするためには、各遅延素子の遅延量を小さくする。また、大きな最大遅延量を得るには、接続する遅延素子の個数を大きくする。そのために、高精度で最大遅延量の大きなディレイラインは、回路が複雑になり回路規模が大きくなる。

ディレイラインは、入力信号を一定の遅延させた後に出力する回路であり、論理的にはバッファ（またはインバータ）であり、出荷試験等では、ディレイラインの論理的な試験のみでなく、遅延の妥当性（遅延素子１段当たりの遅延量の精度）も試験することが求められる。

遅延量を測定する方法として、スキャン（ＳＣＡＮ）回路を利用した手法が知られている。しかし、ディレイラインに求められる遅延量、設定分解能は、回路のクロック周期と比べて非常に小さい値であり、ディレイラインの遅延を正確に測定することが難しい。

特開２０００−２８５１４４号公報 特開２０１３−１５２２４９号公報 特開２００３−６０４８９号公報

上記の理由で、ディレイラインの遅延設定信号の隣り合うビット同士が短絡したような故障があった場合に、故障を検出することができないという問題があった。その理由は、隣り合う遅延設定信号では設定される遅延量の差が依然小さいため、差を検出するのが難しいためである。ディレイラインの故障の形態は他にもあるが、いずれも遅延を正確に測定することが求められる。

本発明の目的は、高分解能で遅延の測定が行える遅延回路および遅延回路の試験方法を実現することである。

第１の態様の遅延回路は、遅延設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、ディレイラインへの入力信号と遅延信号の論理演算を行う論理回路と、を有する。ディレイラインの最大遅延量の２倍より大きな周期の所定のデューティ比のテスト信号が入力信号としてディレイラインに入力され、論理回路の出力と、テスト信号の周期およびデューティ比に基いて、ディレイラインの遅延量が測定される。

第２の態様の遅延回路の試験方法は、設定した遅延量分入力信号を遅延して遅延信号を出力するディレイラインと、ディレイラインへの入力信号と遅延信号の論理演算を行う論理回路と、を有する遅延回路の試験方法である。ディレイラインの遅延量を設定し、入力信号としてディレイラインの最大遅延量の２倍より大きな周期の所定のデューティ比のテスト信号を入力信号として入力し、論理回路の出力を積分器で電圧信号に変換し、電圧信号の電圧値を測定する、処理を行う。この処理を、ディレイラインの遅延量の設定を変更しながら行い、設定したディレイラインの遅延量と、テスト信号の周期およびデューティ比と、電圧値の変化から、ディレイラインの遅延量の設定に対する遅延信号の遅延量の変化を試験する。

実施形態の遅延回路および遅延回路の試験方法によれば、遅延回路（ディレイライン）の遅延故障を正確に検出できる。

ディレイラインを有する半導体装置のブロック図である。 ディレイラインの構成例を示す図である。 実施形態のディレイユニット（遅延回路）の構成を示す図である。 半導体装置に搭載された実施形態のディレイユニットの遅延量を試験する試験システムの構成を示す図である。 積分器の構成例を示す図である。 テスト信号、遅延信号および論理回路１３から出力されるテスト出力の波形を示すタイムチャートである。 図５の（Ａ）の積分器を使用した場合のテスト出力および積分器の電圧値を示す図である。 ディレイライン（ＤＬ）の遅延設定値（＝遅延量）と、テスト信号のデューティ比（Ｄｕｔｙ）と、積分器の出力するアナログ信号の電圧の関係を示す図である。 ＤＬ遅延設定値と測定された遅延量の関係の例を示す図であり、（Ａ）が正常なＤＬの場合を、（Ｂ）−（Ｄ）は異常なＤＬの場合を示す。 ディレイユニットにおいて図９の（Ｂ）−（Ｃ）の故障を引き起こす故障個所の例を示す図である。 ディレイユニットにおいて図９の（Ｄ）の故障を引き起こす故障個所の例を示す図である。

実施形態の遅延回路（ディレイライン）について説明する前に、図面を参照して一般的なディレイラインについて説明する。

図１は、ディレイラインを有する半導体装置のブロック図である。
図１に示すように、ディレイライン１１は、ディレイライン１１に対して出力する遅延設定信号を生成するディレイライン制御回路１２と組み合わせた形で用いられる。ディレイライン１１およびディレイライン制御回路１２を含む部分を、ここでは遅延回路（ディレイユニット）と称する。

図１に示すように、半導体装置１は、多数のディレイユニット１０Ａ−１０Ｎを有する。以下、１個のディレイユニットについて、ディレイユニット１０と表す場合がある。ディレイユニット１０では、ディレイライン１１が、入力信号を、ディレイライン制御回路１２により設定された遅延量分遅延して遅延信号として出力する。

図２は、ディレイラインの構成例を示す図である。
図２の（Ｄ）に示すように、ディレイライン１１は、多数の遅延素子２０を直列に接続したものである。各遅延素子２０は、図２の（Ａ）に示すような構成を有する。遅延素子２０は、バッファ２１と、セレクタ２２と、バッファ２３と、を有する。バッファ２１は、前段からの信号ＩＮを遅延し、後段への信号ＤＯＵＴを出力する。セレクタ２２は、バッファ２１の出力する信号と後段からの信号ＤＩＮの一方を制御信号ＣＯＮＴに従って選択する。バッファ２３は、セレクタ２２の出力する信号を遅延し、前段への信号ＯＵＴを出力する。バッファ２１および２３は、直列に接続した２個のインバータで実現されるのが一般的である。セレクタ２２は、２個のトランスファーゲートで実現される。なお、遅延素子２０は、バッファの代わりにインバータを使用し、セレクタの代わりにＮＡＮＤゲート等を使用して実現される場合もある。

図２の（Ｂ）に示すように、制御信号ＣＯＮＴ＝Ｌ（低）にすると、セレクタ２２は、後段からの信号ＤＩＮを選択して出力する。したがって、この状態の遅延素子２０は、破線で示すように、前段からの信号ＩＮをバッファ２１を通過させて後段に出力し、後段からの信号ＤＩＮをセレクタ２２およびバッファ２３を通過させて前段に出力するスルー動作状態になる。

図２の（Ｃ）に示すように、制御信号ＣＯＮＴ＝Ｈ（高）にすると、セレクタ２２は、バッファ２１の出力する信号を選択して出力する。したがって、この状態の遅延素子２０は、破線で示すように、前段からの信号ＩＮを、バッファ２１、セレクタ２２およびバッファ２３を通過させて前段に出力する帰還動作状態になる。

図２の（Ｄ）に示すように、ディレイライン１１では、直列に接続された多数の遅延素子２０のうち１個の遅延素子２０の制御信号ＣＯＮＴのみがＨになり、他はＬである。図２の（Ｄ）に示すように、ディレイライン１１で、８段目の遅延素子２０の制御信号ＣＯＮＴ＝Ｈで、それ以外の遅延素子２０の制御信号ＣＯＮＴ＝Ｌであるとする。この場合、１段目から７段目までの遅延素子２０はスルー動作状態であり、１段目に入力した信号は、８段目の遅延素子２０に到達し、そこで１段目に向かって帰還し、１段目から信号ＯＵＴとして出力される。この場合、１段目に入力した信号は、８段分の遅延時間、具体的には８×２個のバッファ＋１個のセレクタを通過する遅延時間だけ遅延される。したがって、制御信号ＣＯＮＴをＨにする段番号を指定することにより、信号が帰還する位置が決定され、遅延時間が設定される。

ディレイライン１１を形成する遅延素子２０の制御信号ＣＯＮＴは、ディレイライン制御回路１２により生成される。例えば、１０２４段の遅延素子が接続されたディレイライン１１における遅延量を指定する遅延設定データは、１０ビットのデータであり、ディレイライン制御回路１２は、１０ビットの遅延設定データをデコードして１０２４本中の制御信号ラインのうちの１本をＨに他をＬにする。

以上ディレイラインについて説明したが、図２に示した構成以外にもディレイラインの構成は各種知られており、実施形態の遅延回路は、ディレイラインの形式に限定されない。

ディレイラインを使用する場合、遅延設定データの値を１ずつ増減し、所望の遅延量が得られるように調整するのが一般的である。そのため、ディレイラインを有する半導体装置を製作する場合、ディレイラインを形成する多数の遅延素子は、同じ特性、すなわち同じ遅延時間を呈するように作られる。これにより、遅延設定データの値を１ずつ増減すると、それに応じてディレイラインの遅延量が１単位ずつ変化する。

ディレイラインを有する半導体装置の製造工程において、遅延設定データの値の変化に対してディレイラインの遅延量がどのように変化するかを試験（テスト）することが望まれている。しかし、ＤＤＲ４規格に準拠したメモリコントローラに搭載されるディレイラインの１段当たりの遅延量は２ｐｓ〜５ｐｓ程度であり、回路のクロック周期に比べて非常に小さいため、ディレイラインの遅延量を試験することは非常に難しかった。以下に説明する実施形態では、遅延を正確に測定することを可能にする遅延回路およびその試験方法が提供される。

図３は、実施形態のディレイユニット（遅延回路）の構成を示す図である。
実施形態のディレイユニット１０は、ディレイライン１１およびディレイライン制御回路１２に加えて論理回路１３を有する。実施形態のディレイユニット１０は、さらにテスト出力部１４、スイッチ１５、テスト信号入力部１６、スイッチ１７およびテスト制御信号入力部１８を有する。

論理回路１３は、ディレイライン１１への入力信号とディレイライン１１で遅延された遅延信号の論理演算を行う。論理回路は、例えば、排他的論理和回路、否定排他的論理和回路、論理和回路、否定論理和回路、論理積回路および否定論理積回路の何れかである。

スイッチ１５は、通常動作時には入力信号を選択し、当該ディレイユニット１０の試験時にはテスト信号入力部１６から入力されるテスト信号を選択し、選択した信号を入力信号としてディレイライン１１に出力する。

スイッチ１７は、通常動作時には遅延設定データを選択し、当該ディレイユニット１０の試験時にはテスト制御信号入力部１８から入力されるテスト制御信号を選択し、選択した信号を遅延設定データとしてディレイライン制御回路１２に出力する。

テスト出力部１４は、論理回路１３の出力するテスト結果である論理信号を外部に出力するための部分である。

図３の実施形態のディレイユニット１０は、このディレイユニット１０が搭載される半導体装置１の製造工程において、遅延設定データに対するディレイライン１１での遅延量を測定することを意図している。テスト信号入力部１６、テスト制御信号入力部１８およびテスト出力部１４は、例えば、ウェハ上の半導体装置（チップ）の検査を行うテスタのプローブが接触される半導体装置１の電極パッドであり、各部は１つ以上の電極パッドを有する。テスト信号およびテスト制御信号はテスタから出力され、テスト出力部１４から出力された信号はテスタに入力する。さらに、スイッチ１５は、通常動作時には入力信号を選択する状態で、テスタのプローブがテスト信号入力部１６に接触することにより、テスト信号入力部１６から入力されるテスト信号を選択するように切り替わる。同様に、スイッチ１７は、通常動作時には遅延設定データを選択する状態で、テスタのプローブがテスト制御信号入力部１８に接触することにより、テスト制御信号入力部１８から入力されるテスト制御信号を選択するように切り替わる。

なお、図３に示したテスト出力部１４、テスト信号入力部１６およびテスト制御信号入力部１８は一例であり、これらを設けずに、半導体装置１の既存の外部端子を利用してテスト信号およびテスト制御信号を入出力してもよい。また、スイッチ１５およびスイッチ１７を設けずに、半導体装置１に設けた回路を利用して、テスト信号およびテスト制御信号を生成してもよい。

図４は、半導体装置に搭載された実施形態のディレイユニットの遅延量を試験する試験システムの構成を示す図である。
この試験システムは、上記のように、半導体装置１の製造工程において使用されるＬＳＩテスタ４０を使用する。ＬＳＩテスタ４０は、積分器３０と、電圧計４１と、テスト信号生成部４２と、テスト制御信号生成部４３と、テスト結果記憶処理部４４と、を有する。なお、積分器３０は、プローブとＬＳＩテスタ本体の間の適当な位置に外付けで、若しくは半導体装置内に設けてもよい。

テスト信号生成部４２は、後述するテスト信号を生成し、プローブおよびディレイユニット１０のテスト信号入力部１６を介してディレイライン１１に入力信号として供給する。テスト制御信号生成部４３は、１単位ずつ増加または減少する遅延設定データを生成し、プローブおよびディレイユニット１０のテスト制御信号入力部１８を介してディレイライン制御回路１２に供給する。積分器３０は、ディレイユニット１０の論理回路１３の出力を、テスト出力部１４およびプローブを介して受け、所定期間積分する。電圧計４１は、積分器３０の電圧値を測定し、テスト結果記憶処理部４４に供給する。テスト結果記憶処理部４４は、遅延設定データの各値に対応する電圧値を記憶すると共に、遅延設定データの変化に対する電圧値の変化、すなわち遅延量の変化具合を判定する処理を行う。

図５は、積分器の構成例を示す図である。
図５の（Ａ）は、抵抗Ｒ１およびＲ２と、容量Ｃ１と、スイッチＳＷを有する積分回路を示す。図５の（Ｂ）は、差動アンプＡＭＰと、抵抗Ｒ１と、容量Ｃ１と、スイッチＳＷを有する積分回路を示す。積分回路について広く知られており、説明は省略する。

図６は、テスト信号、遅延信号および論理回路１３から出力されるテスト出力の波形を示すタイムチャートである。
テスト信号は、ＨとＬの間で変化する周期信号で、デューティ比が約５０％で、１周期長がディレイライン１１の最大遅延量の２倍以上（２倍強）の信号である。

ディレイライン１１から出力される遅延信号は、テスト信号を遅延量分シフトした信号になる。上記のように、テスト信号の１周期長はディレイライン１１の最大遅延量の２倍強であるから、遅延信号の立上りエッジがテスト信号の立下りエッジを超えることはない。

６つの信号は、論理回路１３が排他的論理和（ＥＸＯＲ）回路、否定排他的論理和（ＥＸＮＯＲ）回路、論理和（ＯＲ）回路、否定論理和（ＮＯＲ）回路、論理積（ＡＮＤ）回路および否定論理積（ＮＡＮＤ）回路の場合の論理回路１３のテスト出力である。テスト信号１周期内において、ＥＸＯＲのテスト出力のＨパルス幅は、遅延量×２である。ＥＸＮＯＲのテスト出力のＨパルス幅は、テスト信号の１周期−遅延量×２である。ＯＲのテスト出力のＨパルス幅は、テスト信号のＨ幅＋遅延量である。ＮＯＲのテスト出力のＨパルス幅は、（テスト信号の周期−テスト信号のＨ幅）−遅延量である。ＡＮＤのテスト出力のＨパルス幅は、テスト信号のＨ幅−遅延量である。ＮＡＮＤのテスト出力のＨパルス幅は、（テスト信号の周期−テスト信号のＨ幅）＋遅延量である。

したがって、いずれの論理回路であっても、テスト出力の周期はテスト信号の周期と等しく、そのＨ幅は遅延量に比例する。テスト出力のデューティ比は、Ｈ幅をテスト信号の周期で除した値である。積分器３０の電圧は、テスト出力のデューティ比（すなわち遅延量）とテスト信号の繰り返し数（時間）にそれぞれ比例する。そこで、積分器のスイッチを接続して積分器の電圧をリセットした後、スイッチを遮断し、所定の周期数のテスト信号を供給した後の積分器１３の電圧を測定すれば遅延量が検出できる。２本の信号の遅延関係を維持したまま半導体装置１の外部に出力することや数ｐｓの遅延量を測定することに比べれば、１本の信号のデューティ比を保ったまま半導体装置１の外部に出力するほうが劣化は小さい。積分器１３は、短時間であれば電荷漏れが少なく、その電圧はテスト出力のデューティ比に正確に比例する。電圧計４１は、数千分の１から１万分の１の分解能で電圧を測定できるので、１０００段程度のディレイラインであれば、その１段当たりの遅延量を十分な精度で測定できる。

図７は、図５の（Ａ）の積分器を使用した場合のテスト出力および積分器の電圧値を示す図である。
図５の（Ａ）の積分器は、抵抗Ｒ１とＲ２の抵抗値の比の関係で、リセット後テスト出力が入力ＩＮに入力されると出力電圧ＯＵＴが増加するが、増加量が徐々に小さくなり、テスト出力のデューティ比に応じたある値で飽和する。図７は、積分器の電圧が飽和した状態におけるテスト出力（実線）および積分器の電圧（点線）の一例を示す。

図７の（Ａ）はデューティ比（Ｄｕｔｙ）＝７０％の時を、（Ｂ）はデューティ比（Ｄｕｔｙ）＝３０％の時を、（Ｃ）はデューティ比（Ｄｕｔｙ）＝５０％の時を、示す。積分器の電圧は飽和しており、デューティ比に比例した電圧値を示すことが分かる。

図８は、ディレイライン（ＤＬ）の遅延設定値（＝遅延量）と、テスト信号のデューティ比（Ｄｕｔｙ）と、積分器の出力するアナログ信号の電圧の関係を示す図である。
図８に示すように、ＤＬの遅延設定値（＝遅延量）とテスト信号のデューティ比（Ｄｕｔｙ）は比例し、テスト信号のデューティ比（Ｄｕｔｙ）とアナログ信号の電圧も比例する。したがって、ＤＬの遅延設定値（＝遅延量）とアナログ信号の電圧は比例する。例えば、ＤＬの遅延設定値＝Ａの時、テスト信号のＤｕｔｙ＝ａで、アナログ電圧＝αであり、ＤＬの遅延設定値＝Ｂの時、テスト信号のＤｕｔｙ＝ｂで、アナログ電圧＝βであり、Ａ：Ｂ＝ａ：ｂ＝α：βである。

図９は、ＤＬ遅延設定値と測定された遅延量の関係の例を示す図であり、（Ａ）が正常なＤＬの場合を、（Ｂ）−（Ｄ）は異常なＤＬの場合を示す。
図９の（Ａ）に示すように、正常なＤＬの場合、ＤＬ遅延設定値がｎ−１，ｎ，ｎ＋１のように１ずつ増加すると、それに比例して遅延量も増加する。

図９の（Ｂ）は、ＤＬ遅延設定値がｎ−１の場合、遅延量は図９の（Ａ）の場合と同じであるが、ＤＬ遅延設定値がｎの場合、ＤＬ遅延設定値がｎ−１の場合の遅延量と同じで増加しないという異常が発生している。そして、ＤＬ遅延設定値がｎ＋１の場合、遅延量は図９の（Ａ）の場合と同じであり正常であるが、ＤＬ遅延設定値がｎの場合から２段分増加する。

図９の（Ｃ）は、ＤＬ遅延設定値がｎ−１の場合、遅延量は図９の（Ａ）の場合と同じであるが、ＤＬ遅延設定値がｎの場合、遅延量が数段前の遅延量となり、大幅に減少するという異常が発生している。そして、ＤＬ遅延設定値がｎ＋１の場合、遅延量は図９の（Ａ）の場合と同じであり正常であるが、ＤＬ遅延設定値がｎの場合から大幅に増加する。

図９の（Ｄ）は、ＤＬ遅延設定値がｎ−１の場合、遅延量は図９の（Ａ）の場合と同じであるが、ＤＬ遅延設定値がｎの場合、遅延量が大きな遅延量となり、大幅に増加するという異常が発生している。そして、ＤＬ遅延設定値がｎ＋１の場合、遅延量は図９の（Ａ）の場合と同じであり正常であるが、ＤＬ遅延設定値がｎの場合から大幅に減少する。

図１０および図１１は、ディレイユニットにおいて図９の（Ｂ）−（Ｄ）の故障を引き起こす故障個所の例を示す図である。
図１０の（Ａ）は、図９の（Ｂ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線の途中で、隣接する配線が短絡（ショート）している。ショートしたのがｎ−１段目の遅延素子の制御信号ＣＯＮＴ端子への配線とｎ段目の遅延素子の制御信号ＣＯＮＴ端子への配線であれば、ＤＬ遅延設定値がｎ−１でもｎでも、遅延量は同じになる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。

図１０の（Ｂ）は、図９の（Ｃ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線の途中で、離れた配線が短絡（ショート）している。ショートしたのがｎ−３段目の遅延素子の制御信号ＣＯＮＴ端子への配線とｎ段目の遅延素子の制御信号ＣＯＮＴ端子への配線であれば、ＤＬ遅延設定値がｎ−３でもｎでも、遅延量は同じになる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。

図１１は、図９の（Ｄ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１のｎ番目の遅延素子の制御信号ＣＯＮＴ端子への配線が途中でオープン（切断）している。この場合、ｎ段目の遅延素子を帰還位置に選択しても入力信号は帰還されず、ＤＬの最終段で帰還するため、遅延量は最大になる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。

なお、ＤＬを形成する遅延素子２０内で、セレクタのＨ側への配線以外の部分でオープン（切断）が発生すると、その段以降を帰還位置に選択しても遅延信号がまったく現れなくなる。ただし、その段直前の段までは正常ＤＬとして機能する。また、セレクタのＨ側への配線でオープン（切断）が発生すると、図１１の故障と同じ図９の（Ｄ）のような変化になる。さらに、ディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線が、ＧＮＤまたはＶＣＣにショートするなどの故障もある。

以上、実施形態を説明したが、各種の変形例があり得るのは言うまでもない。例えば、ディレイラインおよびディレイライン制御回路の構成は、公知の他のものが使用可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 半導体装置
１０、１０Ａ、１０Ｂ、１０Ｎ ディレイユニット
１１ ディレイライン（ＤＬ）
１２ ディレイライン制御回路
１３ 論理回路
２０ 遅延素子
３０ 積分器
４０ ＬＳＩテスタ

Claims (5)

1. 遅延設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、
   前記ディレイラインへの前記入力信号と前記遅延信号の論理演算を行う論理回路と、を有し、
   前記ディレイラインの最大遅延量の２倍より大きな周期の所定のデューティ比のテスト信号が前記入力信号として前記ディレイラインに入力され、
   前記論理回路の出力と、前記テスト信号の周期およびデューティ比に基いて、前記ディレイラインの遅延量が測定されることを特徴とする遅延回路。
2. １単位毎の遅延値を段階的に指示する遅延設定データに応じて前記遅延設定信号を生成し、前記ディレイラインに出力するディレイライン制御回路をさらに有する請求項１に記載の遅延回路。
3. 前記論理回路は、排他的論理和回路、否定排他的論理和回路、論理和回路、否定論理和回路、論理積回路および否定論理積回路の何れかである請求項１または２に記載の遅延回路。
4. 設定した遅延量分入力信号を遅延して遅延信号を出力するディレイラインと、前記ディレイラインへの前記入力信号と前記遅延信号の論理演算を行う論理回路と、を有する遅延回路の試験方法であって、
   前記ディレイラインの遅延量を設定し、
   前記入力信号として、前記ディレイラインの最大遅延量の２倍より大きな周期の所定のデューティ比のテスト信号を前記入力信号として入力し、
   前記論理回路の出力を積分器で電圧信号に変換し、
   前記電圧信号の電圧値を測定する、処理を、
   前記ディレイラインの遅延量の設定を変更しながら行い、
   設定した前記ディレイラインの遅延量と、前記テスト信号の周期およびデューティ比と、前記電圧値の変化から、前記ディレイラインの遅延量の設定に対する前記遅延信号の遅延量を試験することを特徴とする遅延回路の試験方法。
5. 前記ディレイラインの遅延量の設定は、設計上で前記ディレイラインの遅延量が順番に増加または減少するように変更され、
   前記ディレイラインの遅延量の変化が単調に増加または減少し、変化量が所定値以内である場合に、前記遅延回路を良品と判定する請求項４に記載の遅延回路の試験方法。

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