JP2003060489A - 遅延量補償回路 - Google Patents

Abstract

(57)【要約】 【課題】遅延量を補償するために温度センサが内蔵され
ている遅延ＩＣを用いて補償したり、回路を恒温槽に入
れたりして遅延量が変化しないようにしていたが、遅延
ＩＣの選択肢が狭くなったり、構成が複雑になるという
課題があったので、この課題を解決する。 【解決手段】遅延素子にパルス信号を入力して遅延量に
関連するパルス信号を生成し、このパルス信号を積分し
て、この積分した信号で遅延ＩＣに密着して配置された
ヒーターを制御して、遅延量が一定値になるように制御
するようにした。温度センサが内蔵されていない遅延Ｉ
Ｃでも使用できるのでＩＣの選択肢が増し、また恒温槽
に入れる必要がなくなるので構成が簡単になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル信号を
遅延させる遅延素子の遅延量を補償して常に一定の遅延
量を得ることができる遅延量補償回路に関するものであ
る。

【０００２】

【従来の技術】ＬＳＩテスタに用いるタイミング校正用
のタイミング発生回路では、パルス信号を一定時間遅延
させるために可変遅延ＩＣを用いている。このような可
変遅延ＩＣは入力されたパルス信号を予め定められた時
間遅延して出力し、また制御信号を与えることによって
遅延量を可変できるようになっている。

【０００３】ＬＳＩテスタのタイミング校正を行うため
に用いるタイミング発生回路では、製造時に校正を行っ
てタイミングの調整や遅延量の値付けを行っている。し
かし、可変遅延ＩＣの遅延量は周囲温度や電源電圧によ
って変化するので、製造時と使用時の周囲温度等の違い
によって校正タイミングに誤差が発生する場合がある。

【０００４】そのために、温度センサを内蔵した可変遅
延ＩＣを用いて、その温度出力によってＩＣの電源電圧
を制御して、周囲温度が変化しても遅延量が一定になる
ようにしていた。また、温度センサが内蔵されていない
可変遅延ＩＣを使用するときは、回路自体を恒温槽の中
に入れて周囲温度を一定に保つなどの手段が取られてい
た。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな遅延量補償回路には、次のような課題があった。

【０００６】ＩＣに内蔵された温度センサを用いる回路
は比較的簡単に遅延量を一定にできるという長所がある
が、温度センサを内蔵していないＩＣには適用すること
ができず、ＩＣの選択肢が狭くなってしまうという課題
があった。

【０００７】回路全体を恒温槽に入れる手段は使用する
可変遅延ＩＣが制限されないという長所はあるが、装置
が大がかりになり、コストがかかるという課題があっ
た。また、電源電圧の変動に対しては、電源電圧の安定
度を上げるなど別途の対策が必要であるという課題もあ
った。

【０００８】従って本発明の目的は、一般的にＩＣの遅
延量が、温度に対し単調減少、若しくは単調増加するこ
とを利用し、比較的簡単な構成で遅延ＩＣの遅延量を一
定に保つことができる遅延量補償回路を提供することに
ある。

【０００９】

【課題を解決するための手段】このような課題を解決す
るために、本発明のうち請求項１記載の発明は、遅延素
子２１，２２が内蔵された遅延ＩＣ２と、前記遅延素子
２２にパルス信号を入力してこの遅延素子の遅延量に関
連するパルス信号を発生させる遅延量検出部５と、この
遅延量検出部５の出力パルス信号を積分する積分部６
と、前記遅延ＩＣ２に密着して配置され前記積分部の出
力に基づいて制御される温度制御素子３とを有し、遅延
量検出部５が検出する遅延量が一定になるように前記温
度制御素子３を制御するようにしたものである。温度セ
ンサが内蔵されていない遅延ＩＣを用いることができ
る。

【００１０】請求項２記載の発明は、請求項１記載の発
明において、積分部６の出力が入力されこの入力された
値を保持する信号保持部７２を有し、この信号保持部７
２の出力に基づいて前記温度制御素子３を制御するよう
にして、遅延量検出部５に遅延量検出のためのパルス信
号が入力されないときに、信号保持部７２は遅延量検出
部５が遅延量に関連するパルス信号を発生しているとき
の積分部６の出力を保持してその値を出力するようにし
たものである。遅延量を一定に制御する遅延素子と信号
を遅延させる遅延素子を共用することができる。

【００１１】請求項３記載の発明は、請求項２記載の発
明において、信号保持部７２を積分部６の出力が入力さ
れこの入力値をデジタル信号に変換するＡＤ変換部７２
２と、このＡＤ変換部７２２の出力が入力されこの入力
値を保持すると共にアナログ信号に変換して出力するＤ
Ａ変換部７２３とで構成するようにしたものである。簡
単に信号保持回路を構成することができる。

【００１２】請求項４記載の発明は、請求項１ないし請
求項３記載の発明において、遅延量検出部５は、この遅
延素子に入力される信号とその出力信号に基づいて遅延
量を検出するようにしたものである。簡単に構成でき
る。

【００１３】請求項５記載の発明は、請求項１ないし請
求項３記載の発明において、異なる遅延量に設定された
２つの遅延素子９２，９３に同じパルス信号を入力し、
遅延量検出部５はこの２つの遅延素子の出力に基づいて
遅延量を検出するようにしたものである。

【００１４】請求項６記載の発明は、請求項１ないし請
求項５記載の発明において、遅延量検出部５は入力され
た２つのパルス信号の排他的論理和に基づいて出力パル
ス信号を生成するようにしたものである。パルス数が多
くなり、より正確に補償できる。

【００１５】請求項７記載の発明は、請求項１ないし請
求項６記載の発明において、遅延量検出部５は出力部を
高精度電圧源を電源としたＣＭＯＳ回路で構成するよう
にしたものである。より正確に補償できる。

【００１６】

【発明の実施の形態】以下に、図に基づいて本発明を詳
細に説明する。図１は本発明に係る遅延量補償回路の一
実施例を示す構成図である。図１において、１はパルス
発生部であり、所定の周期のパルス信号を出力する。こ
のパルス発生部１は例えば水晶発振器を用いて、高精度
・高安定なパルスを出力できるように構成される。

【００１７】２は可変遅延ＩＣであり、その内部に２１
および２２の２つの可変遅延素子を内蔵している。可変
遅延素子２１は例えばＬＳＩテスタのタイミング校正に
用いられ、その入力端子Ａ、出力端子Ｂ、および制御端
子Ｃは所定の回路に接続される。しかし、本発明とは直
接関係がないので詳細を省略する。

【００１８】可変遅延素子２２の入力端子Ｄにはパルス
発生部１からパルス信号が入力される。４は定電圧電源
であり、可変遅延素子２２の制御端子Ｆに一定の電圧を
供給して遅延量設定値を一定にしている。５は２つの入
力を有するアンドゲートであり、一方の入力端子には可
変遅延素子２２の出力が、他方の入力端子にはパルス発
生部１の出力、すなわち可変遅延素子２２の入力信号が
入力される。パルス発生部１とアンドゲート５で遅延量
検出部を構成している。

【００１９】６は積分部である。６１は積分器を構成す
る演算増幅器であり、その反転入力端子には抵抗６３を
介してアンドゲート５の出力が入力され、その非反転入
力端子は定電圧源６２に接続される。また、演算増幅器
６１の出力端子と反転入力端子との間にはコンデンサ６
４が接続される。

【００２０】積分部６はアンドゲート５の出力パルスの
平均電圧値と定電圧源６２の出力電圧の差電圧を、抵抗
６３の抵抗値とコンデンサ６４の容量値で決まる時定数
で積分する。抵抗６３およびコンデンサ６４の値および
定電圧源６２の電圧値は回路の特性に応じて最適化され
る。

【００２１】３はヒーターであり、温度制御素子を構成
している。ヒーター３は可変遅延ＩＣ２に密着して固定
され、この可変遅延ＩＣ２を温めてその温度を変化させ
る。このヒーター３は抵抗やパワートランジスタなどで
構成され、積分部６で制御される。ヒーター３は高い電
圧を入力されるほど発熱量が増加するものとする。

【００２２】次に、この実施例を図２に基づいて説明す
る。なお、説明を簡単にするために可変遅延素子２２は
負の温度係数、すなわち温度が減少すると遅延量が減少
する特性を持っているものとする。

【００２３】図２（Ａ）はパルス発生部１の出力波形、
すなわちアンドゲート５の非反転入力側に印可される電
圧波形、同（Ｂ）は遅延素子２２の出力波形、すなわち
アンドゲート５の反転入力側に印可される電圧波形であ
る。

【００２４】図２（Ｃ）はアンドゲート５の出力波形で
ある。アンドゲート５は反転入力側に入力された波形を
反転した波形と、非反転入力側に印可された波形のＡＮ
Ｄを取り、その波形を反転して出力する。従って、アン
ドゲート５の出力波形は可変遅延素子２２で遅延された
時間（遅延量）ｔｄの間だけ低レベルになる波形にな
る。

【００２５】アンドゲート５の出力波形は積分部６で積
分される。遅延量ｔｄが大きくなると積分部６の出力電
圧は高くなり、ヒーター３の発熱量は大きくなる。その
ため、可変遅延素子２２の温度が高くなり、遅延量ｔｄ
は小さくなる。

【００２６】このようにして、周囲温度や電源電圧など
周囲の環境が変化するとフィードバック制御が働き、可
変遅延素子２２の遅延量ｔｄが一定になるように制御さ
れる。遅延量ｔｄが小さくなったときも同様に制御され
る。可変遅延素子２１は可変遅延素子２２と同じパッケ
ージに入っているので、可変遅延素子２１の遅延時間も
周囲の環境変化によらず一定になる。

【００２７】図２（Ｄ）の波形はアンドゲート５として
排他的論理和ゲートの１種であるＥＸ−ＮＯＲゲートを
使用した場合の出力波形である。図示したように、ＥＸ
−ＮＯＲゲートを使用すると可変遅延素子２２出力の立
ち下がりでもパルスを得ることができる。そのため、ル
ープゲインが増加してより正確な制御を行うことができ
る。

【００２８】なお、周囲温度など周囲環境が変化する
と、可変遅延素子２２の入出力波形およびアンドゲート
５の入出力波形のレベルが変化して誤差の原因になる。
そのため、適宜差動化してレベル変動による誤差をなく
するようにする。

【００２９】積分部６は入力波形を積分してヒーター３
の制御電圧を出力するものであるから、その入力波形の
高レベルと低レベルの電圧レベルは一定でなければなら
ない。しかるに、一般のゲートは２値信号を扱うもので
あるので、その出力のレベルは必ずしも一定ではない。
図３にこのような課題を解決する実施例を示す。なお、
図１と同じ要素には同一符号を付し、説明を省略する。

【００３０】図３において、５１はバッファ、５２はバ
ッファ５１の電源である高精度の電圧源である。バッフ
ァ５１にはアンドゲート５の出力が入力され、その出力
は積分部６に入力される。バッファ５１には２値信号を
受け、その出力はその電源いっぱいにふれるＣＭＯＳロ
ジックＩＣのバッファを用いる。このようにすると、ア
ンドゲート５の出力レベルが２値信号の許容範囲で変動
しても積分部６の入力信号の電圧レベルは一定になるの
で、正確な制御を行うことができる。

【００３１】図４に、遅延素子が１回路しかないため
に、図１の可変遅延素子２２のような温度補償制御専用
の遅延素子を確保できない場合の実施例を示す。なお、
図１と同じ要素には同一符号を付し、説明を省略する。

【００３２】図４において、７１は選択部であり、ホー
ルド制御信号によってパルス発生部１の出力と遅延すべ
き信号Ｇを選択する。８は可変遅延ＩＣであり、その内
部に１個の可変遅延素子８１を内蔵している。可変遅延
素子８１には選択部７１によって選択された信号が入力
される。また、遅延制御を行う制御端子には定電圧電源
４が接続され、遅延制御量を一定にしている。

【００３３】図１実施例で説明したように、可変遅延素
子８１の入出力信号はアンドゲート５に入力され、アン
ドゲート５の出力は積分部６に入力される。７２は信号
保持部であり、ＡＤ変換部７２２およびＤＡ変換部７２
３で構成されている。ＡＤ変換部７２２には積分部６の
出力が入力され、ＤＡ変換部７２３にはＡＤ変換部７２
２の出力が入力される。

【００３４】このような構成において、ホールド制御信
号が低レベルにされると、選択部７１はパルス発生部１
の出力を選択して可変遅延素子８１に出力する。また、
ＡＤ変換部７２２は積分部６の出力をデジタル信号に変
換し、ＤＡ変換部７２３はこのデジタル信号を再びアナ
ログ信号に変換してヒーター３を制御する。このように
して、可変遅延素子８１の遅延量が一定になるように制
御される。

【００３５】ホールド制御信号が高レベルになると、選
択部７１は信号Ｇを選択して可変遅延素子８１に出力す
る。可変遅延素子８１の出力ＨはたとえばＬＳＩテスタ
のタイミング校正信号として利用される。また、ＤＡ変
換部７２３はホールド制御信号が高レベルになる直前の
入力デジタル信号をホールドし、このホールドしたデジ
タル信号に対応するアナログ信号をヒーター３に出力し
続ける。

【００３６】この実施例をＬＳＩテスタに使用した場
合、テストの最初にホールド制御信号を低レベルにして
可変遅延素子８１の遅延量が一定値になるように制御動
作を行う。そして、十分な静定時間をおいた後にホール
ド制御信号を高レベルにして、可変遅延素子８１に信号
Ｇを入力する。

【００３７】静定時間における積分部６の出力電圧に対
応するデジタル信号はＤＡ変換部７２３にホールドされ
ており、この電圧によってヒーター３が制御され可変遅
延ＩＣ８の温度を一定値に保つ。ＬＳＩのテスト時間は
それほど長くなくその間に周囲温度などの周囲環境が変
化する可能性は少ないので、遅延量を一定に保つことが
できる。

【００３８】なお、この実施例では静定時間の間パルス
発生部１の出力を可変遅延素子８１に入力するようにし
たが、信号Ｇが一定の周期で所定の期間パルス信号を出
力するような信号であるなら、信号Ｇのこの部分を用い
て遅延量の制御を行うようにしてもよい。この場合、パ
ルス発生部１および選択部７１は不要になる。

【００３９】図５にさらに他の実施例を示す。この実施
例は、遅延量の制御に２個の可変遅延素子を用いること
ができる場合の実施例である。なお、図１と同じ要素に
は同一符号を付し、説明を省略する。

【００４０】図５において、９は可変遅延ＩＣであり、
３個の可変遅延素子９１〜９３が内蔵されている。可変
遅延素子９２，９３にはパルス発生部１の出力が入力さ
れ、それらの出力はアンドゲート５に入力される。ま
た、それらの遅延量制御端子にはそれぞれ電圧Ｖ１、Ｖ
２の定電圧が印可される。電圧Ｖ１とＶ２は異なった値
に設定される。

【００４１】このような構成において、可変遅延素子９
２と９３は遅延量が異なっているので、アンドゲート５
の出力はこれらの遅延量の差の時間だけ低レベルになる
パルス信号になる。このパルス信号でヒーター３を制御
して可変遅延ＩＣ９に内蔵されている遅延素子の遅延量
を一定に制御する。なお、可変遅延素子９１はＬＳＩテ
スタなどで用いる。

【００４２】なお、これらの実施例ではアナログ電圧を
印可して遅延量を可変する可変遅延ＩＣを用いるように
したが、デジタルコードを入力して遅延量を変化させる
構成の可変遅延ＩＣを用いてもよい。また、図１，図４
の実施例で遅延量を可変できる可変遅延ＩＣを用いた
が、遅延量が変えられない固定遅延ＩＣを用いることも
できる。

【００４３】また、これらの実施例では遅延ＩＣ２，
８，９の遅延量を制御する手段として、ＩＣを暖めるヒ
ーター３を用いるようにしたが、ＩＣを冷却する冷却体
を用いるようにしてもよい。

【００４４】さらに、これらの実施例では遅延素子をＬ
ＳＩテスタのタイミング校正回路に使用するとして説明
したが、他の回路に応用することも可能である。

【００４５】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、次の効果が期待できる。請求項１記載
の発明によれば、遅延素子２１，２２が内蔵された遅延
ＩＣ２と、前記遅延素子２２にパルス信号を入力してこ
の遅延素子２２の遅延量に関連するパルス信号を発生さ
せる遅延量検出部５と、この遅延量検出部５の出力パル
ス信号を積分する積分部６と、前記遅延ＩＣ２に密着し
て配置され前記積分部６の出力に基づいて制御される温
度制御素子３とを有し、遅延量検出部５が検出する遅延
量が一定になるように前記温度制御素子３を制御するよ
うにした。

【００４６】簡単な構成で周囲温度変動や電源電圧変動
があっても遅延量を一定にすることができるので、校正
時と使用時の環境条件が異なっても遅延量を一定にする
ことができ、タイミング誤差を軽減できるという効果が
ある。

【００４７】また、温度センサが内蔵されていない遅延
ＩＣでも使用できるので、ＩＣの選択肢が増えるという
効果がある。さらに、ＩＣの温度を一定にする必要がな
いので恒温槽などが不要になり、構成が大幅に簡単にな
るという効果もある。

【００４８】さらに、直接遅延素子の遅延量を検出し
て、この検出した遅延量が一定になるように制御する構
成であるために、温度変動や電源電圧変動による遅延量
の変化はもちろん、他の原因による遅延量変化も補償で
きるという効果もある。

【００４９】請求項２記載の発明によれば、請求項１記
載の発明において、積分部６の出力が入力されこの入力
された値を保持する信号保持部７２を有し、この信号保
持部７２の出力に基づいて前記温度制御素子３を制御す
るようにして、遅延量検出部５に遅延量検出のためのパ
ルス信号が入力されないときに、信号保持部７２は遅延
量検出部５が遅延量に関連するパルス信号を発生してい
るときの積分部６の出力を保持してその値を出力するよ
うにした。

【００５０】１つの遅延素子で遅延量の補償と信号の遅
延を共用することができるという効果がある。従って、
遅延ＩＣの数を減らすことができ、また内蔵されている
遅延素子が１個の遅延ＩＣでも遅延量の補償ができると
いう効果もある。

【００５１】請求項３記載の発明によれば、請求項２記
載の発明において、信号保持部７２は積分部６の出力が
入力されこの入力値をデジタル信号に変換するＡＤ変換
部７２２と、このＡＤ変換部７２２の出力が入力されこ
の入力値を保持すると共にアナログ信号に変換して出力
するＤＡ変換部７２３とで構成するようにした。

【００５２】簡単な構成で信号保持回路を構成すること
ができるという効果がある。また、デジタル値で値を保
持するので、保持した値が変化することがなく、正確な
補償ができるという効果もある。

【００５３】請求項４記載の発明によれば、請求項１な
いし請求項３記載の発明において、遅延量検出部５は、
この遅延素子に入力される信号とその出力信号に基づい
て遅延量を検出するようにした。アンドゲートのみで遅
延量に関連するパルス信号が生成できるので、遅延量検
出部の構成を簡単にすることができるという効果があ
る。

【００５４】請求項５記載の発明によれば、請求項１な
いし請求項３記載の発明において、異なる遅延量に設定
された２つの遅延素子に同じパルス信号を入力し、遅延
量検出部５はこの２つの遅延素子の出力に基づいて遅延
量を検出するようにした。遅延量に関連するパルスの幅
を任意に調整することができるという効果がある。

【００５５】請求項６記載の発明によれば、請求項１な
いし請求項５記載の発明において、遅延量検出部５は入
力された２つのパルス信号の排他的論理和に基づいて出
力パルス信号を生成するようにした。パルス数が倍にな
るので制御のループゲインが増加し、より正確に制御・
補償ができるという効果がある。

【００５６】請求項７記載の発明によれば、請求項１な
いし請求項６記載の発明において、遅延量検出部５は出
力部を高精度電圧源を電源としたＣＭＯＳ回路で構成す
るようにした。積分部の入力の高・低の電圧レベルが正
確に一定値にできるので、より正確に制御・補償ができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明の効果を説明するためのタイミングチャ
ートである。

【図３】本発明の一実施例である積分部の出力部の構成
図である。

【図４】本発明の他の実施例を示す構成図である。

【図５】本発明の他の実施例を示す構成図である。

【符号の説明】 １ パルス発生部 ２、８、９ 可変遅延ＩＣ ２１，２２，８１，９１〜９３ 可変遅延素子 ３ ヒーター ５ アンドゲート ５１ バッファ ６ 積分部 ７１ 選択部 ７２ 信号保持部 ７２２ ＡＤ変換部 ７２３ ＤＡ変換部

Claims (7)

【特許請求の範囲】
1. 【請求項１】遅延素子が内蔵された遅延ＩＣと、前記遅
   延素子にパルス信号を入力してこの遅延素子の遅延量に
   関連するパルス信号を発生させる遅延量検出部と、この
   遅延量検出部の出力パルス信号が入力されこの信号を積
   分する積分部と、前記遅延ＩＣに密着して配置され前記
   積分部の出力に基づいて制御される温度制御素子とを有
   し、前記遅延量検出部が検出する遅延量が一定になるよ
   うに前記温度制御素子を制御するようにしたことを特徴
   とする遅延量補償回路。
2. 【請求項２】前記積分部の出力が入力されこの入力され
   た値を保持する信号保持部を有し、この信号保持部の出
   力に基づいて前記温度制御素子を制御すると共に、前記
   遅延量検出部に遅延量検出のためのパルス信号が入力さ
   れないときに、前記信号保持部は前記遅延量検出部が遅
   延量に関連するパルス信号を発生しているときの前記積
   分部の出力を保持してその値を出力するようにしたこと
   を特徴とする請求項１記載の遅延量補償回路。
3. 【請求項３】前記信号保持部は、前記積分部の出力が入
   力されこの入力値をデジタル信号に変換するＡＤ変換部
   と、このＡＤ変換部の出力が入力されこの入力値を保持
   すると共にアナログ信号に変換して出力するＤＡ変換部
   とで構成されることを特徴とする請求項２記載の遅延量
   補償回路。
4. 【請求項４】前記遅延量検出部は、前記遅延素子に入力
   される信号とこの遅延素子の出力信号に基づいて遅延量
   を検出するようにしたことを特徴とする請求項１ないし
   請求項３記載の遅延量補償回路。
5. 【請求項５】異なる遅延量に設定された２つの遅延素子
   に同じパルス信号を入力し、前記遅延量検出部はこの２
   つの遅延素子の出力に基づいて遅延量を検出するように
   したことを特徴とする請求項１ないし請求項３記載の遅
   延量補償回路。
6. 【請求項６】前記遅延量検出部は、入力された２つのパ
   ルス信号の排他的論理和を演算し、この演算値に基づい
   て出力パルス信号を生成するようにしたことを特徴とす
   る請求項１ないし請求項５記載の遅延量補償回路。
7. 【請求項７】前記遅延量検出部は、出力部として高精度
   電圧源を電源としたＣＭＯＳ回路を有することを特徴と
   する請求項１ないし請求項６記載の遅延量補償回路。