JP4825131B2 - 消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置 - Google Patents

Description

本発明は、タイミングパルス信号に遅延時間を与える遅延回路と、この遅延回路の消費電流を補間するための補償用回路とを備えた消費電流バランス回路、この消費電流バランス回路における補償電流量調整方法、その消費電流バランス回路を備えたタイミング発生器及び半導体試験装置に関し、特に、補償用回路の補償電流量を調整するのに好適な消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置に関する。

本発明を説明するに先立ち、従来の半導体試験装置の概略について、図６を参照して説明する。
半導体集積回路（ＤＵＴ：被試験デバイス）１０を試験対象とする半導体試験装置１は、同図に示すように、主要な構成として、半導体試験装置１の全体の制御を行うテストプロセッサ（図示せず）、試験パターンや期待値パターンなどを生成するパターン発生器１１、このパターン発生器１１からの試験パターンをテスト信号波形に整形する波形整形器１２、この波形整形器１２で整形されたテスト信号波形をＤＵＴ１０へ送るドライバ回路１３、コンパレータ１４を介してＤＵＴ１０から送られてきた試験結果とパターン発生器１１からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ１０の良否判断を行うパターン比較器１５、タイミングパルス信号を発生して波形整形器１２,コンパレータ１４,パターン比較器１５などに与えテストのタイミングをとるタイミング発生器２０、パターン発生器１１やタイミング発生器２０に対してトリガ信号を出力するトリガ信号出力回路４０などを備えている。

これらのうち、タイミング発生器２０は、基準タイミングから所定の遅延時間が与えられたクロックを発生させ、このクロックをタイミングパルス信号として出力する。
このタイミング発生器２０の構成及び動作について、図７、図８を参照して説明する。
なお、本説明では、図８（ａ），（ｂ）に示すように、ＲＡＴＥ４．８［ｎｓ］，ＣＬＫ３．３［ｎｓ］を「設定１」、ＲＡＴＥ７．５［ｎｓ］，ＣＬＫ４．０［ｎｓ］を「設定２」、ＲＡＴＥ１８．０［ｎｓ］，ＣＬＫ１１．０［ｎｓ］を「設定３」とする。
また、基本ＣＬＫの周期（ＲＥＦＣＬＫ）を４［ｎｓ］とする（同図（ｃ））。

ＲＡＴＥ信号は、基本周期の分解能で、かつＲＡＴＥの始まりのタイミングで１ＤＡＴＡ ＲＡＴＥだけ“Ｈ”を送る（同図（ｄ））。
基本周期以下のＲＡＴＥ設定（ＲＡＴＥ高分解能データ）は、レートメモリ（ＲＡＴＥ ＭＥＭＯＲＹ）２１に予め書き込まれており、ＲＡＴＥ信号に同期したメモリのアドレス信号（ＴＳ信号）を受けて出力される。
なお、ＲＡＴＥ信号は、高分解能データがリアルタイムに加算され、キャリーがでた時点で１サイクルシフト（ｃｙｃｌｅ ｓｈｉｆｔ）して周期カウンタ（ＣＯＵＮＴＥＲ）２２に入力する。

周期カウンタ２２は、ＲＡＴＥ信号を受けると、ＲＥＦＣＬＫに同期して“＃０”がロードされ、ＲＥＦＣＬＫをカウントする（同図（ｅ））。
タイミングメモリ（ＴＩＭＩＮＧ ＭＥＭＯＲＹ）２３には、ＲＥＦＣＬＫ周期の整数倍の遅延データが上位に（ＭＳＢ）、ＲＥＦＣＬＫ周期以下の遅延データが下位に（ＬＳＢ）、それぞれ書き込まれており、ＲＡＴＥ信号に同期したメモリのアドレス信号（ＴＳ信号）を受けて出力される。
タイミングメモリ２３の上位と周期カウンタ２２は、全ビットの一致をとり、一致したサイクルのみ、ＲＥＦＣＬＫを打ち抜くＣＬＫＥＮＢデータを出力する（同図（ｅ），（ｆ），（ｇ））。

レートメモリ２１の出力は、前サイクルのデータとリアルタイムに加算を行い、ＲＡＴＥ信号のＲＥＦＣＬＫ周期以下の周期成分をデータとして生成する（同図（ｈ），（ｉ），（ｊ））。
なお、同図中の点線の矢印は、加算することを意味する。
また、レートメモリのデータは、動作を開始してから加算しつづけ、ＲＡＴＥ設定の端数をリアルタイムに演算する。

さらに、タイミングメモリ２３の下位ビットと加算を行い、Ｃａｒｒｙは、ＣＬＫＥＮＢ信号（同図（ｋ））を１サイクル遅らせるコントロール信号として用い、加算結果は、データの位相を合わせて（ＦＩＦＯ２４を介して）、遅延回路（ＦＩＮＥ ＶＤ１）２５−１及び遅延回路（ＦＩＮＥ ＶＤ２）２５−２（以下、併せて「遅延回路２５」という。）の制御信号として用いられる（同図（ｌ），（ｍ））。
遅延回路２５は、ＲＥＦＣＬＫ周期と同じ可変量を有し、遅延回路２５の制御信号にしたがって、遅延をリアルタイムに付加する。

ところで、タイミング発生器２０は、メモリやカウンタ等の論理回路で発生する電源ノイズが回り込まないように、遅延回路２５の電源を別系統から供給する電源分割を行うことがある。
この場合、遅延回路２５の消費電力の補間を行うことで、動作モードにかかわらず、常に、最大消費電流近傍に保つことができる。

この電力の補間については、従来から種々の技術が提案されている。
例えば、図７に示すように、遅延回路２５の近傍に、同一の消費電力のダミー回路（ＦＩＮＥ ＶＤ１（Ｄｕｍｍｙ））２６−１及びダミー回路（ＦＩＮＥ ＶＤ２（Ｄｕｍｍｙ））２６−２（以下、併せて「ダミー回路２６」という。）をレイアウトし、ＣＬＫＥＮＢデータの反転論理でＲＥＦＣＬＫを打ち抜けば、消費電力の補間が可能となる（例えば、特許文献１参照、第一の従来技術。）。

また、遅延回路２５の遅延量をリアルタイムにコントロール高分解能データを伝播する回路も遅延回路２５周辺にレイアウトされるため、図９に示すコントロール回路（ヒータ制御回路２７）と図１０に示すヒータ回路２８との組合せによる消費電力の補間も提案されている。
さらに、図７に示すダミー回路２６に代えて、図１０に示すヒータ回路２８を用いることも提案されている（図１１参照、第二の従来技術）。

また、図１２に示すように、ヒータ回路２８とヒータコントロール回路２９とを用いたものも提案されている（例えば、特許文献２参照、第三の従来技術。）。これは、遅延回路（ＣＭＯＳ回路）に入力し伝搬し出力するパルス信号の入力パルスの前縁および後縁と出力パルスの前縁および後縁とを検知して前縁通過期間信号および後縁通過期間信号を出力するヒータコントロール回路２９を有し、パルス信号の無いときは常に一定の消費電流を通電し、前縁通過期間信号を受けた期間のみ上記一定の消費電流を遮断する前縁補償用ヒータ２８−１と、後縁通過期間信号を受けた期間のみ上記一定の消費電流を遮断する後縁補償用ヒータ２８−２とをＣＭＯＳ回路の近傍に配置する構成としてある。
特開平８−３３０９２０号公報 特開平１１−０７４７６８号公報

しかしながら、第一の従来技術は、確かに効果的であるものの、遅延回路２５を２倍レイアウトするため、レイアウト面積が大きくなっていた。
また、遅延回路２５の入力パルス信号とダミー回路２６の入力パルス信号とは非同期のため、それら遅延回路２５とダミー回路２６との間のばらつきにより、消費電力の消費量と補間量の和が一定とならずに、動作モードの変化で消費電流が変わり、温度変動や電源の負荷変動によって精度劣化が起こる可能性があった。

また、第二の従来技術、第三の従来技術においては、遅延回路２５が、この遅延回路２５の回路と全く異なるヒータ回路２８で補間されるため、回路間のばらつきにより、消費電力の消費量と補間量の和が一定とならずに、動作モードの変化で、消費電流が変わり、温度変動や電源の負荷変動によって精度劣化が起こり得た。このため、仮に従来のヒータ回路の電流を可変可能としても、消費量と補間量の和を一定とするための精度良い測定ができなかった。

さらに、データ伝送する回路の補間は、Ｄ−ＦＦ等の回路と全く異なる、ヒータ回路で補間するため、シミュレーションで合わせても、ばらつきにより、消費電力の消費量と補間量の和が一定とならずに、動作モードの変化で、消費電流が変わり、温度変動や電源の負荷変動によって精度劣化が起こることも考えられた。
とくに、ＣＭＯＳでは、微細化が進むにつれ、回路間のばらつきも（ゲート幅＊ゲート長の平方根の逆数１／ＳＱＲＴ（Ｌ＊Ｗ）に比例して）大きくなっていた。しかも、電源電圧も小さくなるため、正帰還的にばらつきが大きくなることも考えられた。したがって、消費電力の補間回路は、シミュレーションで合わせることだけでは、消費電力の消費量と補間量の不一致による精度劣化が大きくなるという問題があった。

本発明は、上記の事情にかんがみなされたものであり、補償用回路のレイアウト面積を小さくできるとともに、遅延回路とヒータ回路との各回路間のばらつきを抑え、消費電力の消費量と補間量の和を一定として、遅延回路自身の温度変動や電源の負荷変動による精度劣化を抑制可能とする消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明の消費電流バランス回路は、出力信号に遅延時間を与える遅延回路と、この遅延回路の消費電流を補間するための補償用回路とを備えた消費電流バランス回路であって、補償用回路として遅延回路の近傍に設けられたヒータ回路と、遅延回路と同じ電源領域に設けられた発振器と、この発振器の出力周期を測定する周期カウンタと、非動作状態における発振器の出力周期と動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量を調整するヒータ回路電流量調整回路とを備えた構成としてある。

消費電流バランス回路をこのような構成とすると、補償用回路としてヒータ回路を備えた構成としてあるため、補償用回路として遅延回路と同じ構成のダミー回路をさらに備えた場合と比較して、レイアウト面積を小さくできる。
さらに、非動作状態における発振器の出力周期と動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量が調整されるため、遅延回路とヒータ回路との各回路間のばらつきを抑えて消費電力の消費量と補間量の和を一定とすることができ、これにより、温度変動や電源の負荷変動による精度劣化を抑制できる。

また、本発明の消費電流バランス回路は、遅延回路のステージごとに波形通過を禁止する波形通過禁止ゲートを備え、ヒータ回路電流量調整回路は、非動作状態における発振器の出力周期と、遅延回路の各ステージごとの各動作状態における発振器の出力周期との差分がそれぞれ最小となるように、ヒータ回路の電流量を各ステージごと及び／又は各回路ごとに調整する構成としてある。
なお、「ステージ」とは、図１において、遅延回路のうち波形通過禁止ゲートと波形通過禁止ゲートとの間に挟まれた部分をいう。範囲をこのように定義することで、ステージは、パルス通過による消費電流をコントロールできる単位を表すことになる。

消費電流バランス回路をこのような構成とすれば、遅延回路の各ステージごとの各動作状態における発振器の出力周期と、非動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量が調整されるため、遅延回路とヒータ回路との各回路間のばらつきをさらに抑えて消費電力の消費量と補間量の和を一定とすることができる。したがって、遅延回路自身の温度変動や電源の負荷変動による精度劣化を抑制できる。

また、本発明の補償電流量調整方法は、遅延回路の消費電流を補間するためのヒータ回路に流れる補償電流量を調整する補償電流量調整方法であって、遅延回路と同じ電源領域に備えられた発振器の出力周期を、非動作状態において、周期カウンタが測定する手順と、遅延回路が各ステージごとに動作するように波形通過禁止ゲートを切り替える手順と、遅延回路のステージごとに、それらステージの動作状態における発振器の出力周期を周期カウンタが測定する手順と、非動作状態における発振器の出力周期と、遅延回路のステージごとの動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量をヒータ回路電流量調整回路により調整する手順とを有した方法としてある。

補償電流量調整方法をこのような方法とすると、発振器が遅延回路と同じ電源領域に備えられており、非動作状態に測定された発振器からの出力周期と、遅延回路の各ステージごとの動作状態における発振器からの出力周期との差分が最小となるように、ヒータ回路の電流量を調整することができる。このため、遅延回路における消費電力の消費量とヒータ回路における補間量とを一定とすることができ、これにより、遅延回路の温度変動や電源の負荷変動が生じても、回路全体（遅延回路とヒータ回路を合わせた）の消費電力量を均一化して、出力信号（タイミングパルス信号）に与えられる遅延時間の変動を抑えることができる。

また、本発明のタイミング発生器は、タイミングパルス信号に遅延時間を与える遅延回路と、この遅延回路の消費電流を補間する補償用回路とを備えたタイミング発生器であって、補償用回路に流れる補償電流量を調整する消費電流バランス回路を有し、この消費電流バランス回路が、上記の消費電流バランス回路（請求項１又は２記載の消費電流バランス回路）からなる構成としてある。

タイミング発生器をこのような構成とすれば、タイミング発生器に消費電流バランス回路が備えられており、この消費電流バランス回路により、発振器の出力周期を測定する周期カウンタと、非動作状態における発振器の出力周期と動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量を調整することができる。
これにより、遅延回路の温度変動や電源の負荷変動による遅延時間の精度劣化を抑制できる。

また、本発明のタイミング発生器は、タイミング発生動作を行うトリガ信号を出力するトリガ信号出力回路を備え、トリガ信号出力回路からトリガ信号が出力されてタイミング発生動作が開始されると、消費電流バランス回路の周期カウンタは、遅延回路と同じ電源領域に備えられた発振器の出力周期を測定する構成としてある。
テストプロセッサ（半導体試験装置のコンピュータ部）から、タイミング発生の命令を受けると、トリガ信号出力回路は、タイミング発生器に対してトリガ信号を出力し、タイミング発生器は、トリガ信号から規定の時間後からタイミング発生する。

タイミング発生器をこのような構成とすると、タイミング発生動作が開始された時点から発振器の出力周期が測定されるため、ヒータ回路の補償電流量が調整されて、遅延時間の精度の高いタイミングパルス信号を出力することができる。

また、本発明の半導体試験装置は、基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、タイミング発生器が、請求項４又は５記載のタイミング発生器からなる構成としてある。

半導体試験装置をこのような構成とすれば、タイミング発生器が遅延時間の精度が高いタイミングパルス信号を出力可能なため、より正確な半導体の性能試験を行うことができる。

以上のように、本発明によれば、非動作状態における発振器の出力周期と遅延回路のステージごとの動作状態における発振器の出力周期との差分が最小となるように、ヒータ回路の電流量が調整されるため、遅延回路とヒータ回路との各回路間のばらつきを抑えて消費電力の消費量と補間量の和を一定とすることができ、これにより、温度変動や電源の負荷変動による遅延時間の精度劣化を抑制できる。
しかも、補償用回路としてヒータ回路を備えた構成としてあるため、補償用回路としてダミー回路を備えた場合と比較して、レイアウト面積を小さくできる。

本発明のタイミング発生器の構成を示す回路図である。 本発明のタイミング発生器の他の構成を示す回路図である。 本発明のタイミング発生器で出力される各種信号及び電源変動の経時変化を示すタイミングチャートである。 本発明の消費電流バランス回路の動作を説明するための回路図及びタイミングチャートである。 本発明の消費電流バランス回路の動作を説明するための回路図及びパワートランジスタのＩ−Ｖ特性グラフである。 本発明の半導体試験装置の構成を示すブロック図である。 従来のタイミング発生器の構成を示す回路図である。 従来のタイミング発生器で出力される各種信号の経時変化を示すタイミングチャートである。 従来のヒータ制御回路の構成を示す回路図である。 従来のヒータ回路の構成を示す回路図である。 従来のタイミング発生器の他の構成を示す回路図である。 従来のタイミング発生器のさらに他の構成を示す回路図である。

符号の説明

１ 半導体試験装置
２０ タイミング発生器
２５ 遅延回路（ＦＩＮＥ ＶＤ）
２８ ヒータ回路
２９ ヒータコントロール回路
３０ 波形通過禁止ゲート
３１ リング発振器（ＲＩＮＧ ＯＳＣ）
３２ 出力周期カウンタ（ＰＥＲＩＯＤ ＣＴＲ）

以下、本発明に係る消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。

まず、本発明の消費電流バランス回路と、これを備えたタイミング発生器の実施形態について、図１を参照して説明する。
同図は、本実施形態のタイミング発生器の構成を示す回路図である。
同図に示すように、タイミング発生器２０ａは、主な構成要素として、レートメモリ（ＲＡＴＥ ＭＥＭＯＲＹ）２１と、周期カウンタ（ＣＯＵＮＴＥＲ）２２と、タイミングメモリ（ＴＩＭＩＮＧ ＭＥＭＯＲＹ）２３と、ＦＩＦＯ２４と、遅延回路（ＦＩＮＥ ＶＤ１）２５−１と、遅延回路（ＦＩＮＥ ＶＤ２）２５−２と、ヒータ回路２８−１と、ヒータ回路２８−２と、波形通過禁止ゲート３０−１と、波形通過禁止ゲート３０−２と、リング発振器（ＲＩＮＧ ＯＳＣ）３１と、出力周期カウンタ（ＰＥＲＩＯＤ ＣＴＲ）３２と、ヒータ電流量調整回路３３とを有している。

なお、本実施形態においては、説明の便宜上、レートメモリ２１など主な構成要素のみを挙げて説明を行うが、本実施形態のタイミング発生器の構成要素は、それらレートメモリ２１等に限るものではなく、タイミングパルス信号を出力するのに必要な他の構成要素をも備えている。
また、本実施形態においては、遅延回路２５−１及び遅延回路２５−２（以下、併せて「遅延回路２５」という。）と、ヒータ回路２８−１及びヒータ回路２８−２（以下、併せて「ヒータ回路２８」という。）と、波形通過禁止ゲート３０−１及び波形通過禁止ゲート３０−２（以下、併せて「波形通過禁止ゲート３０」という。）と、リング発振器３１と、出力周期カウンタ３２とを含んだ回路を「消費電流バランス回路」という。

ここで、レートメモリ２１、周期カウンタ２２、タイミングメモリ２３、及びＦＩＦＯ２４は、図７に示すタイミング発生器２０−１のレートメモリ２１、周期カウンタ２２、タイミングメモリ２３、及びＦＩＦＯ２４とそれぞれ同じ機能を有しているため、それらの説明を省略する。

遅延回路２５は、ＬＳＩを含むＣＭＯＳ型ＩＣに構成されるＣＭＯＳ回路を用いることができる。
この遅延回路２５は、タイミングパルス信号（出力信号）に遅延時間（微少遅延）を与えているが、そのタイミングパルス信号の立ち上がり時及び立ち下がり時に消費電流ｉが流れる。この消費電流ｉは、ＩＣ内部の温度やＣＭＯＳ回路の伝搬遅延量と駆動電圧に影響を与える。

ヒータ回路（補償用回路）２８は、電流源、スイッチや抵抗などで構成することができ、遅延回路２５の消費電流ｉを補間するために遅延回路２５の近傍に配置されている。
なお、このヒータ回路２８の補償電流を制御するため、図２に示すように、ヒータコントロール回路２９−１及びヒータコントロール回路２９−２（以下、併せて「ヒータコントロール回路２９」という。）を設けることができる。
ヒータコントロール回路２９は、図１２に示すヒータコントロール回路２９と同様な機能・構成を有する。

波形通過禁止ゲート３０は、遅延回路２５の各ステージごとに設けられており、それら遅延回路２５へ送られる波形の通過を禁止する。
リング発振器３１は、図１に示すように、ｎ個のインバータを直列接続し、その出力信号を入力側にフィードバックさせて発振させる回路であって、遅延回路２５と同じ電源領域にレイアウトされている。
出力周期カウンタ（周期カウンタ）３２は、トリガ信号（ＴＧＳＴＡＲＴ）を受けて、リング発振器３１の出力信号の周期を測定する。

ヒータ電流量調整回路３３は、ヒータ回路２８の電流量（補償電流量）を可変する。ヒータ回路２８の電流量は、各ステージごとあるいは各回路ごとに有しており、このヒータ電流量調整回路３３により可変できる。
このヒータ電流量調整回路３３は、例えば、図１０に示すヒータ回路と同じ構成で良く、Ｓ０〜Ｓｎをレジスタやメモリから受けても良い。
図１０に示すヒータ回路の左側のＰｃｈ＊２段＋Ｎｃｈ＊１段は、バイアス電圧を生成する回路、右側は、バイアス電圧を受けて、デジタルデータ（Ｓ０〜Ｓｎ）を電流に変換するＤＡＣとなっている。ＤＡＣの下側のＮｃｈは、電流源として使用しているトランジスタではなく、抵抗成分として使用している。

なお、従来から、タイミング発生器２０には、タイミング発生動作を行うトリガ信号（ＴＧＳＴＡＲＴ）という信号がある。これは、トリガ信号出力回路４０から出力されたものである。本実施形態のタイミング発生器においては、そのトリガ信号により、タイミング発生動作の開始に合わせて、周期カウンタの周期測定を行う機能を有する。

次に、本実施形態のタイミング発生器におけるヒータ回路の電流量の調整方法（補償電流量調整方法）について、図３を参照して説明する。
同図は、ヒータ回路の電流量の調整の流れを示す調整イメージ図である。

ヒータ回路の電流量を調整は、次の手順で行う。
（１）タイミング発生器２０ａが動作していない状態（Ｓｔａｎｄ−ｂｙ状態、非動作状態）でのリング発振器の周期を測定する（同図（ｃ）、一つめのＣＴＲ計測期間）。
（２）着目する回路のみ動作するように設定し、トリガ信号（ＴＧＳＴＡＲＴ）によるタイミング発生動作開始（同図（ａ），（ｂ））に合わせて、リング発振器３１の周期を測定する（同図（ｃ）、二つめのＣＴＲ計測期間）。なお、タイミング発生動作開始後を「動作状態」という。
（２−１）まず、遅延回路２５−１の調整を行う。図１に示すＦＩＦＯ２４のデータが変わらない設定、遅延回路２５−１はパルス信号が通過し、遅延回路２５−２はパルス信号が通過しないように、設定「ＥＮＢ１＝“Ｈ”」，「ＥＮＢ２＝“Ｌ”」とする。

（２−２）遅延回路２５−１の調整後に、ＦＩＦＯ２４のデータが変わらない設定、遅延回路２５−１と遅延回路２５−２がともにパルス通過するように、設定「ＥＮＢ１＝“Ｈ”」，「ＥＮＢ２＝“Ｈ”」とする。
（２−３）遅延回路２５−１と遅延回路２５−２の調整後に、ＦＩＦＯ２４のデータが変わる設定とする。
（３） （１）と（２）の周期の差分が最小となるようにヒータの電流量を調整する（同図（ｄ））。
なお、電源変動は、ロードレギュレーションによるＲＯＳＣの発振周期の変動の平均値を計測する（Ｓｔａｎｄ−ｂｙ状態との差分）。

このような手順でヒータ回路の電流量を調整することにより、タイミング発生器が動作していない状態と、動作している状態とで、それぞれにおけるリング発振器からの出力の周期の差分が最小となるように調整される。このため、遅延回路における消費電力の消費量とヒータ回路における補間量との和を一定とすることができる。したがって、遅延回路自身の消費電力変動による温度変化や電源の負荷変動により遅延時間の精度が劣化することを抑制できる。

また、本実施形態の消費電流バランス回路は、図１等に示すようにタイミング発生器２０に備えられる。これにより、タイミング発生器２０においては、タイミングパルス信号に与えられる遅延時間の精度を高めることができる。
さらに、本実施形態の消費電流バランス回路を備えたタイミング発生器２０は、図６に示すように半導体試験装置１に備えることができる。これにより、半導体試験装置１においては、遅延時間の精度が高められたタイミングパルス信号を用いて半導体試験が行われるため、より正確な試験結果を得ることができる。

次に、本発明の消費電流バランス回路の動作について、図４を参照して説明する。
各ステージ（ＳＴＡＧＥ１，ＳＴＡＧＥ２，ＳＴＡＧＥ３）は、波形通過禁止ゲート３０（ＡＮＤゲート）で区切られている（同図（ｉ））。
ＣＭＯＳ回路は、パルス通過のときのみ電流を流す。
各ステージに流れる電流は、同図に示すように、パルス通過しているときだけ電流が流れる（「パルス通過」は、同図（ii）〜（ｖ）、「ＳＴＡＧＥ電流」は、同図（vi），（vii），（viii））。
補間電流は、遅延回路にパルスが通過しているときだけＯＦＦし、不通過のときは、設定した電流が流れるようにコントロールされている（同図（ix），（ｘ），（xi））。
ヒータの電流が全く流れない場合、ｔｏｔａｌ電流（遅延回路＋ヒータに流れる電流）は、同図（xii）に示す細い実線のようになるが、ヒータを最適値に設定すると、太い実線にように、最大値近傍で一定値となる。
なお、同図は、説明をわかりやすくするため、前縁通過を基準とする電力消費のみ図示している。

また、図５（ａ）に示す回路において、遅延回路の消費電流が△Ｉだけ変化すると、遅延回路にかかる電圧は、次式により算出される値だけ低下する。
電圧降下量＝△Ｖ＋△Ｉ・（Ｒ１＋Ｒ２） ・・・（式１）
この式１で求められる値を図示すると、同図（ｂ）のようになる。

例えば、ＣＭＯＳでは、１ｍＶあたり、０．０４％〜０．１１％程度伝播遅延時間が変化するため、式１により算出される電圧降下量に、この電圧係数を掛けた分だけ遅延時間の変動となる（精度劣化）。
伝播遅延時間の変動＝０．１１［％／ｍＶ］・（△Ｖ＋△Ｉ・（Ｒ１＋Ｒ２））・Ｔｐｄ（伝播遅延時間） ・・・（式２）

遅延回路の動作率が変わっても、遅延回路全体に流れる電流の和が変わらなければ、電圧降下による精度劣化は起こらない。
以上から、精度を劣化させないためには、ＣＭＯＳの電流値を一定に保つことが重要であることがわかる。

以上、本発明の消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る消費電流バランス回路、補償電流量調整方法、タイミング発生器及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。

例えば、上述した実施形態では、遅延回路の補償用回路としてヒータ回路を用いた構成としているが、補償用回路はヒータ回路に限定されるものではなく、例えば、図７に示すダミー回路を用いることもできる。すなわち、ダミー回路を用いた消費電流バランス回路、タイミング発生器においても、本発明を利用可能である。ただし、ダミー回路に比べてヒータ回路の方が、レイアウト面積を縮小化できる。

本発明は、タイミング発生器の消費電流バランス回路における補償電流を調整する手法に関する発明であるため、消費電流バランス回路や補償用回路、タイミング発生器などを備えた装置に利用可能である。

Claims (6)

1. 出力信号に遅延時間を与える遅延回路と、この遅延回路の消費電流を補間するための補償用回路とを備えた消費電流バランス回路であって、
   前記補償用回路として前記遅延回路の近傍に設けられたヒータ回路と、
   前記遅延回路と同じ電源領域に設けられた発振器と、
   この発振器の出力周期を測定する周期カウンタと、
   非動作状態における前記発振器の出力周期と動作状態における前記発振器の出力周期との差分が最小となるように、前記ヒータ回路の電流量を調整するヒータ回路電流量調整回路とを備えた
   ことを特徴とする消費電流バランス回路。
2. 前記遅延回路のステージごとに波形通過を禁止する波形通過禁止ゲートを備え、
   前記ヒータ回路電流量調整回路は、非動作状態における前記発振器の出力周期と、前記遅延回路の各ステージごとの各動作状態における前記発振器の出力周期との差分がそれぞれ最小となるように、前記ヒータ回路の電流量を各前記ステージごと及び／又は各回路ごとに調整する
   ことを特徴とする請求項１記載の消費電流バランス回路。
3. 遅延回路の消費電流を補間するためのヒータ回路に流れる補償電流量を調整する補償電流量調整方法であって、
   前記遅延回路と同じ電源領域に備えられた発振器の出力周期を、非動作状態において、周期カウンタが測定する手順と、
   前記遅延回路が各ステージごとに動作するように波形通過禁止ゲートを切り替える手順と、
   前記遅延回路のステージごとに、それらステージの動作状態における前記発振器の出力周期を前記周期カウンタが測定する手順と、
   非動作状態における前記発振器の出力周期と、前記遅延回路のステージごとの動作状態における前記発振器の出力周期との差分が最小となるように、前記ヒータ回路の電流量をヒータ回路電流量調整回路により調整する手順とを有した
   ことを特徴とする補償電流量調整方法。
4. タイミングパルス信号に遅延時間を与える遅延回路と、
   この遅延回路の消費電流を補間する補償用回路とを備えたタイミング発生器であって、
   前記補償用回路に流れる補償電流量を調整する消費電流バランス回路を有し、
   この消費電流バランス回路が、前記請求項１又は２記載の消費電流バランス回路からなる
   ことを特徴とするタイミング発生器。
5. タイミング発生動作を行うトリガ信号を出力するトリガ信号出力回路を備え、
   前記トリガ信号出力回路から前記トリガ信号が出力されて前記タイミング発生動作が開始されると、前記消費電流バランス回路の周期カウンタは、前記遅延回路と同じ電源領域に備えられた発振器の出力周期を測定する
   ことを特徴とする請求項４記載のタイミング発生器。
6. 基準クロック信号を所定時間遅延した遅延クロック信号を出力するタイミング発生器と、
   前記基準クロック信号に同期して試験パターン信号を出力するパターン発生器と、
   前記試験パターン信号を被試験デバイスに応じて整形し、当該被試験デバイスへ送る波形整形器と、
   前記被試験デバイスの応答出力信号と期待値データ信号とを比較する論理比較器とを備えた半導体試験装置であって、
   前記タイミング発生器が、請求項５記載のタイミング発生器からなる
   ことを特徴とする半導体試験装置。

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