JP4295896B2 - Ｃｍｏｓ集積回路及びこれを用いたタイミング信号発生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置等において、タイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路及びこのＣＭＯＳ集積回路を用いたタイミング信号発生装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図４〜図６を参照して説明する。
最初に、従来の半導体試験装置等において、タイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路の主要構成と各動作について説明する。図４に示すように、従来のタイミング信号を発生するＣＭＯＳ集積回路の一例は、電源１０と、制御回路ブロック２０と、タイミング発生ブロック３０とで構成している。
【０００３】
電源１０は、ＣＭＯＳ集積回路に電源電流を供給する定電圧電源である。
例えば、ＶＤＤ側をＧＮＤとし負電圧をＶＳＳとして供給している。
【０００４】
制御回路ブロック２０は、クロック信号に同期して、タイミング発生ブロック３０の遅延回路３１の制御信号を生成しているロジック系回路である。
【０００５】
タイミング発生ブロック３０は、クロック信号を制御信号により所望の時間遅延させる複数の可変遅延回路３１で構成される。
可変遅延回路３１は、例えばＣＭＯＳゲートの伝搬遅延のある経路と無い経路とを選択して、その差分の遅延時間を組み合わせた構成の可変遅延回路である。
【０００６】
次に、従来のタイミング信号を発生するＣＭＯＳ集積回路の動作について説明する。
制御回路ブロック２０は、論理回路で構成されているので、論理素子の伝搬遅延時間がある程度変動しても、段間のデータの受け渡しにタイミング裕度が確保されていれば、論理動作に影響を与えない。
【０００７】
一方、タイミング発生ブロック３０は、出力のタイミング信号そのものをタイミングの基準として使用するので、伝搬遅延時間の変動が出力タイミング信号の誤差となる。
従って、高精度のタイミング信号出力を得るためには、タイミング発生ブロック３０の伝搬遅延時間が変動する要因を排除する必要がある。
【０００８】
タイミング発生ブロック３０の遅延時間が変動する要因としては、周囲温度、自己発熱量によって定まるチップ温度、電源電圧の変動などがある。
周囲温度は、冷却手段の改善により、例えば冷媒温度を一定に保つことで安定化できる。
また、電源電圧は、例えばＣＭＯＳ集積回路のチップに供給する電圧をセンスする高精度の電圧レギュレータを使用することで安定化できる。
【０００９】
しかし、ＣＭＯＳ集積回路のチップの自己発熱量を安定化するのは困難である。
一般に、ＣＭＯＳ集積回路の論理ゲートは、出力が反転する瞬間に電源電流が流れたとき電力消費し、定常的な消費電力は無い。
例えば、集積回路のチップの動作率と自己発熱量との関係を図５に示す。
ここに、動作率とは、集積回路のチップを動作させたとき、単位時間当たりのゲート出力が反転する総数である。
図５の点線で示すように、ＥＣＬ集積回路のチップの自己発熱量は、動作率によらず一定である。
しかし、図５の実線で示すように、ＣＭＯＳ集積回路のチップの自己発熱量は、動作率と比例関係にある。
【００１０】
従って、ＣＭＯＳ集積回路の動作率の変化は自己発熱量の変化となり、チップの温度変化となり伝搬遅延時間の変化となる。
例えば、図６に示すように、ＣＭＯＳ集積回路のチップ温度が上昇すると、伝搬遅延時間は増加する。
つまり、ＣＭＯＳ集積回路の動作率が変化すると、チップの温度変化となり、伝搬遅延時間が変化するので、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
【００１１】
ところで、半導体試験装置においては、被試験デバイスの試験仕様に柔軟に対応するため、発生する試験信号の周期やタイミングは自由に設定することが可能である必要がある。
そのため、タイミング発生器の出力のタイミング信号も試験サイクル毎に自由に設定できるようになっている。
【００１２】
例えば、或る試験サイクルでは４ｎｓの周期で、次の試験サイクルでは１μｓの周期でタイミング信号を出力したりする。
その結果、タイミング発生器のＣＭＯＳ集積回路の動作率が変化して、チップの温度が変化する。
【００１３】
そこで、タイミング発生ブロック３０に関しては、各タイミング信号の可変遅延回路３１ごとにダミーの遅延回路を設けて、制御回路ブロック２０の反転出力数の情報データを基に、該ダミーの遅延回路を反転出力動作をさせてリアルタイムに動作率を或程度までは一定化させている。
【００１４】
しかし、制御回路ブロック２０自体の動作率を一定化していないので、その動作率の変化により温度が変化して、同一チップ内のタイミング発生ブロック３０に、その温度変化が伝熱して伝搬遅延時間の変動となり、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
【００１５】
【発明が解決しようとする課題】
上記説明のように、半導体試験装置において、タイミング発生器のＣＭＯＳ集積回路の動作率が変化して、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、半導体試験装置等において使用される、タイミング発生器のＣＭＯＳ集積回路の動作率が変化しても、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じないようにしたタイミング発生器のＣＭＯＳ集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、
タイミング信号を発生するタイミング発生ブロックと、
該タイミング発生ブロックのタイミングを制御する制御回路ブロックとによりタイミング信号を発生するＣＭＯＳ集積回路において、
制御電圧により電源電流が制御されるヒータ回路と、
前記タイミング発生ブロックと、前記制御回路ブロックと、前記ヒータ回路とに流れる電源電流を電流検出手段で検出し、前記ヒータ回路の制御電圧としてヒータ回路に流れる電流を負帰還制御するヒータ制御回路と、
を具備してＣＭＯＳ集積回路の消費電力が一定となるようにしていることを特徴としたＣＭＯＳ集積回路を要旨としている。
【００１７】
また、上記目的を達成するためになされた本発明の第２は、
前記ＣＭＯＳ集積回路側の電源電圧をセンスして、印加電圧を一定となるように制御している電源レギュレータと、
をさらに具備した本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００１８】
また、上記目的を達成するためになされた本発明の第３は、
ヒータ回路は、印加信号を制御して電源電流を制御している電流制御素子で構成される本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００１９】
また、上記目的を達成するためになされた本発明の第４は、
印加信号を制御して電流カットできるスイッチ素子を設けてヒータ回路に流れる電源電流をカットできるようにした本発明第１または３記載のＣＭＯＳ集積回路を要旨としている。
【００２０】
また、上記目的を達成するためになされた本発明の第５は、
上記電流制御素子は、ＭＯＳＦＥＴで構成される本発明第３記載のＣＭＯＳ集積回路を要旨としている。
【００２１】
また、上記目的を達成するためになされた本発明の第６は、
上記スイッチ素子は、ＭＯＳＦＥＴで構成される本発明第４記載のＣＭＯＳ集積回路を要旨としている。
【００２２】
また、上記目的を達成するためになされた本発明の第７は、
上記ヒータ回路の各ヒータセルはチップ全体に均等に分布するよう配置している本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００２３】
また、上記目的を達成するためになされた本発明の第８は、
上記ヒータ回路の各ヒータセルは当該制御回路ブロックのみに分布するよう配置している本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００２４】
また、上記目的を達成するためになされた本発明の第９は、
タイミング信号を発生するタイミング発生ブロックと、
該タイミング発生ブロックのタイミングを制御する制御回路ブロックとによりタイミング信号を発生するＣＭＯＳ集積回路を有する、タイミング信号発生装置において、
当該ＣＭＯＳ集積回路内には、
制御電圧により電源電流が制御されるヒータ回路と、
を備え、
当該ＣＭＯＳ集積回路外には、
前記タイミング発生ブロックと、前記制御回路ブロックと、前記ヒータ回路とに流れる電源電流を電流検出手段で検出し、前記ヒータ回路の制御電圧とし
てヒータ回路に流れる電流を負帰還制御するヒータ制御回路と、
を備え、
ＣＭＯＳ集積回路の消費電力が一定となるようにしていることを特徴としたタイミング信号発生装置を要旨としている。
【００２５】
また、上記目的を達成するためになされた本発明の第１０は、
前記ＣＭＯＳ集積回路側の電源電圧をセンスして、印加電圧を一定となるように制御している電源レギュレータと、
をさらに具備した本発明第９記載のタイミング信号発生装置を要旨としている。
【００２６】
また、上記目的を達成するためになされた本発明の第１１は、
ヒータ回路は、印加信号を制御して電源電流を制御している電流制御素子で構成される本発明第９記載のタイミング信号発生装置を要旨としている。
【００２７】
また、上記目的を達成するためになされた本発明の第１２は、
印加信号を制御して電流カットできるスイッチ素子を設けてヒータ回路に流れる電源電流をカットできるようにした本発明第９または１１記載のタイミング信号発生装置を要旨としている。
【００２８】
また、上記目的を達成するためになされた本発明の第１３は、
上記電流制御素子は、ＭＯＳＦＥＴで構成される本発明第１１記載のタイミング信号発生装置を要旨としている。
【００２９】
また、上記目的を達成するためになされた本発明の第１４は、
上記スイッチ素子は、ＭＯＳＦＥＴで構成される本発明第１２記載のタイミング信号発生装置を要旨としている。
【００３０】
また、上記目的を達成するためになされた本発明の第１５は、
上記ヒータ回路の各ヒータセルはチップ全体に均等に分布するよう配置している本発明第９記載のタイミング信号発生装置を要旨としている。
【００３１】
そして、上記目的を達成するためになされた本発明の第１６は、
上記ヒータ回路の各ヒータセルは当該制御回路ブロックのみに分布するよう配置している本発明第９記載のタイミング信号発生装置を要旨としている。
【００３２】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００３３】
【実施例】
本発明の実施例について、図１〜図３を参照して説明する。
最初に、本発明のタイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路の主要構成と各動作について説明する。
図１に示すように、本発明のタイミング信号を発生するＣＭＯＳ集積回路の一例は、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０と、ヒータ制御回路５０と、電源レギュレータ６０とで構成している。
この構成において、制御回路ブロック２０と、タイミング発生ブロック３０とは、従来技術と同じであるので説明を省略する。
【００３４】
ヒータ回路４０は、例えば図２に示すようにＮタイプＭＯＳＦＥＴ１によるヒータセルが複数並列接続して構成されている。
但し、ヒータ回路４０の各ヒータセルはチップ全体に均等に分布するよう配置している。
そして、各ヒータセルのＭＯＳＦＥＴ１のドレインとソースは電源のＶＤＤとＶＳＳにそれぞれ接続され、ゲートの制御電圧Ｈｃはヒータ制御回路５０から供給される。
また、ゲートの制御電圧Ｈｃにより、各ヒータセルつまりヒータ回路４０に流れる電源電流が制御される。
【００３５】
ヒータ制御回路５０は、図１に示すように、ヒータ回路４０と、制御回路ブロック２０と、タイミング発生ブロック３０とに流れる電源電流ＩSSを検出する低抵抗値の抵抗Ｒｓと、基準電圧Ｖrefと差動増幅器とで構成している。
また、ヒータ制御回路５０は、下記式（１）となるようにヒータ回路４０のヒータ制御電圧Ｈｃにより負帰還して、電源電流のＩSSが一定となるように制御している。
ＩSS×Ｒｓ＝Ｖref ・・・・（１）
【００３６】
例えば、制御回路ブロック２０と、タイミング発生ブロック３０との動作率が大きくなって電源電流ＩSSが増加したときは、ヒータ回路４０に流れる電源電流が少なくなるようにヒータ制御電圧Ｈｃの電位を高くして電源電流ＩSSが一定となるように制御している。
反対に、制御回路ブロック２０と、タイミング発生ブロック３０との動作率が小さくなって電源電流ＩSSが減少したときは、ヒータ回路４０に流れる電源電流が増加するようにヒータ制御電圧Ｈｃの電位を低くして電源電流ＩSSが一定となるように制御している。
【００３７】
電源レギュレータ６０は、ＣＭＯＳ集積回路に電源電流を供給する定電圧電源である。
そして、ＧＮＤ電位のＶＤＤに対して、ヒータ制御回路５０の電源電流の検出抵抗Ｒｓを介して負電圧のＶＳＳとして供給（force）している。
そして、タイミング発生回路のＶＳＳ側の電圧を検出（sense）して、電源レギュレータ６０の内部基準電圧となるようにＶＳＳの負電圧を安定化している。
【００３８】
従って、ＣＭＯＳ集積回路の動作率が変化しても、チップに供給されるＶＤＤとＶＳＳ間の電源電圧が一定に安定化され、電源電流ＩSSも一定になるように制御されるので、チップ全体の消費電力は常に一定値となり、チップの温度を一定となるように保つことができる。
【００３９】
従って、ＣＭＯＳ集積回路の動作率が変化しても、チップの温度は一定に保たれるので伝搬遅延時間が変化しない。
つまり、ＣＭＯＳ集積回路の動作率が変化しても、伝搬遅延時間が変化しないので、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じにくいので高精度のタイミング信号が発生できる。
【００４０】
ところで、ＣＭＯＳ集積回路の試験手法の一つであるＩDDQ（静止電源電流測定）がある。
このＩDDQ測定を実施する場合のヒータセルの回路は、例えば図３に示すように、ＮタイプのＭＯＳＦＥＴ１と、ＰタイプのＭＯＳＦＥＴ２とで構成している。
ＮタイプのＭＯＳＦＥＴ１のゲート電圧Ｈｃには、ヒータ制御回路５０からヒータ制御電圧Ｈｃをあたえる。
ＰタイプのＭＯＳＦＥＴ２のゲート電圧ＣＯＮＴは、電流カットの制御端子であり、ＣＯＮＴ＝ＶＤＤのときヒータ回路に流れる電源電流がカットされ、ＣＯＮＴ＝ＶＳＳのときヒータ回路４０に電源電流が流れる。
従って、ＩDDQ測定を実施するときは、ＣＯＮＴ＝ＶＤＤとしてヒータ回路４０に流れる電源電流をカットしておこなう。
【００４１】
上記実施例においては、ヒータ回路４０の各ヒータセルはチップ全体に均等に分布するよう配置している。 しかし、タイミング発生ブロック３０において、各タイミング信号の可変遅延回路３１ごとにダミーの遅延回路を設けて、制御回路ブロック２０の反転出力数の情報データを基に、該ダミーの遅延回路を反転出力動作をさせてリアルタイムに動作率を或程度までは一定化させていて、実用上充分に補償されている場合には、この部分へのヒータセルの配置を除外してもよい。
すなわち、ヒータ回路４０の各ヒータセルを、制御回路ブロック２０のみに分布するよう配置してもよい。
【００４２】
また、上記実施例においては、図２及び図３におけるヒータ回路は、ＭＯＳＦＥＴで構成されている。 しかしＭＯＳＦＥＴに限るわけではなく、制御電圧に応じて動作する電流制御素子であればよい。
【００４３】
また、上記実施例においては、図３における電源電流カット手段は、ＭＯＳＦＥＴを使用している。 しかしＭＯＳＦＥＴに限るわけではなく、電流カットの制御信号に応じて動作するスイッチ素子であればよい。
【００４４】
また、上記実施例においては、本発明要素は、ＣＭＯＳ集積回路として構成されている。 しかし、一部の要素をＣＭＯＳ集積回路の外に配置し、全体として、ＣＭＯＳ集積回路を用いたタイミング信号発生装置として構成してもよい。
例えば、電源レギュレータ６０をＣＭＯＳ集積回路の外に配置し、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０と、ヒータ制御回路５０とをＣＭＯＳ集積回路の内に配置して、タイミング信号発生装置として構成してもよい。
また他の例として、ヒータ制御回路５０と、電源レギュレータ６０とをＣＭＯＳ集積回路の外に配置し、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０とをＣＭＯＳ集積回路の内に配置して、タイミング信号発生装置として構成してもよい。
【００４５】
【発明の効果】
本発明は、以上説明したように、ＣＭＯＳ集積回路の動作率が変化しても、チップに供給されるＶＤＤとＶＳＳ間の電源電圧が一定に安定化され、電源電流ＩSSも一定になるように制御されるので、チップ全体の消費電力は常に一定値となり、チップの温度を一定となるように保つことができるので、以下に記載されるような効果を奏する。
即ち、ＣＭＯＳ集積回路の動作率が変化しても、伝搬遅延時間が変化しないので、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じにくいので高精度のタイミング信号が発生できる効果がある。
また、チップ温度が一定となるから、制御回路ブロックの温度変化が少なくなるので回路上のタイミング裕度が取りやすくなり制御回路ブロックの簡素化もできる効果もある。
さらに、電流カットの制御端子付きのヒータ回路を使用すれば、ＣＭＯＳ集積回路の試験手法の一つであるＩDDQ（静止電源電流測定）の測定も可能である。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ集積回路のブロック図である。
【図２】ヒータセルの基本回路図である。
【図３】電流カット制御端子付きヒータセルの回路図である。
【図４】従来のＣＭＯＳ集積回路のブロック図である。
【図５】集積回路の動作率と自己発熱量との関係図である。
【図６】ＣＭＯＳ集積回路のチップ温度と伝搬遅延時間との関係図である。
【符号の説明】
１０ 電源
２０ 制御回路ブロック
３０ タイミング発生ブロック
３１ 可変遅延回路
４０ ヒータ回路
５０ ヒータ制御回路
６０ 電源レギュレータ
【発明の属する技術分野】
本発明は、半導体試験装置等において、タイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路及びこのＣＭＯＳ集積回路を用いたタイミング信号発生装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図４〜図６を参照して説明する。
最初に、従来の半導体試験装置等において、タイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路の主要構成と各動作について説明する。図４に示すように、従来のタイミング信号を発生するＣＭＯＳ集積回路の一例は、電源１０と、制御回路ブロック２０と、タイミング発生ブロック３０とで構成している。
【０００３】
電源１０は、ＣＭＯＳ集積回路に電源電流を供給する定電圧電源である。
例えば、ＶＤＤ側をＧＮＤとし負電圧をＶＳＳとして供給している。
【０００４】
制御回路ブロック２０は、クロック信号に同期して、タイミング発生ブロック３０の遅延回路３１の制御信号を生成しているロジック系回路である。
【０００５】
タイミング発生ブロック３０は、クロック信号を制御信号により所望の時間遅延させる複数の可変遅延回路３１で構成される。
可変遅延回路３１は、例えばＣＭＯＳゲートの伝搬遅延のある経路と無い経路とを選択して、その差分の遅延時間を組み合わせた構成の可変遅延回路である。
【０００６】
次に、従来のタイミング信号を発生するＣＭＯＳ集積回路の動作について説明する。
制御回路ブロック２０は、論理回路で構成されているので、論理素子の伝搬遅延時間がある程度変動しても、段間のデータの受け渡しにタイミング裕度が確保されていれば、論理動作に影響を与えない。
【０００７】
一方、タイミング発生ブロック３０は、出力のタイミング信号そのものをタイミングの基準として使用するので、伝搬遅延時間の変動が出力タイミング信号の誤差となる。
従って、高精度のタイミング信号出力を得るためには、タイミング発生ブロック３０の伝搬遅延時間が変動する要因を排除する必要がある。
【０００８】
タイミング発生ブロック３０の遅延時間が変動する要因としては、周囲温度、自己発熱量によって定まるチップ温度、電源電圧の変動などがある。
周囲温度は、冷却手段の改善により、例えば冷媒温度を一定に保つことで安定化できる。
また、電源電圧は、例えばＣＭＯＳ集積回路のチップに供給する電圧をセンスする高精度の電圧レギュレータを使用することで安定化できる。
【０００９】
しかし、ＣＭＯＳ集積回路のチップの自己発熱量を安定化するのは困難である。
一般に、ＣＭＯＳ集積回路の論理ゲートは、出力が反転する瞬間に電源電流が流れたとき電力消費し、定常的な消費電力は無い。
例えば、集積回路のチップの動作率と自己発熱量との関係を図５に示す。
ここに、動作率とは、集積回路のチップを動作させたとき、単位時間当たりのゲート出力が反転する総数である。
図５の点線で示すように、ＥＣＬ集積回路のチップの自己発熱量は、動作率によらず一定である。
しかし、図５の実線で示すように、ＣＭＯＳ集積回路のチップの自己発熱量は、動作率と比例関係にある。
【００１０】
従って、ＣＭＯＳ集積回路の動作率の変化は自己発熱量の変化となり、チップの温度変化となり伝搬遅延時間の変化となる。
例えば、図６に示すように、ＣＭＯＳ集積回路のチップ温度が上昇すると、伝搬遅延時間は増加する。
つまり、ＣＭＯＳ集積回路の動作率が変化すると、チップの温度変化となり、伝搬遅延時間が変化するので、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
【００１１】
ところで、半導体試験装置においては、被試験デバイスの試験仕様に柔軟に対応するため、発生する試験信号の周期やタイミングは自由に設定することが可能である必要がある。
そのため、タイミング発生器の出力のタイミング信号も試験サイクル毎に自由に設定できるようになっている。
【００１２】
例えば、或る試験サイクルでは４ｎｓの周期で、次の試験サイクルでは１μｓの周期でタイミング信号を出力したりする。
その結果、タイミング発生器のＣＭＯＳ集積回路の動作率が変化して、チップの温度が変化する。
【００１３】
そこで、タイミング発生ブロック３０に関しては、各タイミング信号の可変遅延回路３１ごとにダミーの遅延回路を設けて、制御回路ブロック２０の反転出力数の情報データを基に、該ダミーの遅延回路を反転出力動作をさせてリアルタイムに動作率を或程度までは一定化させている。
【００１４】
しかし、制御回路ブロック２０自体の動作率を一定化していないので、その動作率の変化により温度が変化して、同一チップ内のタイミング発生ブロック３０に、その温度変化が伝熱して伝搬遅延時間の変動となり、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
【００１５】
【発明が解決しようとする課題】
上記説明のように、半導体試験装置において、タイミング発生器のＣＭＯＳ集積回路の動作率が変化して、タイミング信号出力におけるタイミングドリフトやタイミングジッタとなる。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、半導体試験装置等において使用される、タイミング発生器のＣＭＯＳ集積回路の動作率が変化しても、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じないようにしたタイミング発生器のＣＭＯＳ集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、
タイミング信号を発生するタイミング発生ブロックと、
該タイミング発生ブロックのタイミングを制御する制御回路ブロックとによりタイミング信号を発生するＣＭＯＳ集積回路において、
制御電圧により電源電流が制御されるヒータ回路と、
前記タイミング発生ブロックと、前記制御回路ブロックと、前記ヒータ回路とに流れる電源電流を電流検出手段で検出し、前記ヒータ回路の制御電圧としてヒータ回路に流れる電流を負帰還制御するヒータ制御回路と、
を具備してＣＭＯＳ集積回路の消費電力が一定となるようにしていることを特徴としたＣＭＯＳ集積回路を要旨としている。
【００１７】
また、上記目的を達成するためになされた本発明の第２は、
前記ＣＭＯＳ集積回路側の電源電圧をセンスして、印加電圧を一定となるように制御している電源レギュレータと、
をさらに具備した本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００１８】
また、上記目的を達成するためになされた本発明の第３は、
ヒータ回路は、印加信号を制御して電源電流を制御している電流制御素子で構成される本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００１９】
また、上記目的を達成するためになされた本発明の第４は、
印加信号を制御して電流カットできるスイッチ素子を設けてヒータ回路に流れる電源電流をカットできるようにした本発明第１または３記載のＣＭＯＳ集積回路を要旨としている。
【００２０】
また、上記目的を達成するためになされた本発明の第５は、
上記電流制御素子は、ＭＯＳＦＥＴで構成される本発明第３記載のＣＭＯＳ集積回路を要旨としている。
【００２１】
また、上記目的を達成するためになされた本発明の第６は、
上記スイッチ素子は、ＭＯＳＦＥＴで構成される本発明第４記載のＣＭＯＳ集積回路を要旨としている。
【００２２】
また、上記目的を達成するためになされた本発明の第７は、
上記ヒータ回路の各ヒータセルはチップ全体に均等に分布するよう配置している本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００２３】
また、上記目的を達成するためになされた本発明の第８は、
上記ヒータ回路の各ヒータセルは当該制御回路ブロックのみに分布するよう配置している本発明第１記載のＣＭＯＳ集積回路を要旨としている。
【００２４】
また、上記目的を達成するためになされた本発明の第９は、
タイミング信号を発生するタイミング発生ブロックと、
該タイミング発生ブロックのタイミングを制御する制御回路ブロックとによりタイミング信号を発生するＣＭＯＳ集積回路を有する、タイミング信号発生装置において、
当該ＣＭＯＳ集積回路内には、
制御電圧により電源電流が制御されるヒータ回路と、
を備え、
当該ＣＭＯＳ集積回路外には、
前記タイミング発生ブロックと、前記制御回路ブロックと、前記ヒータ回路とに流れる電源電流を電流検出手段で検出し、前記ヒータ回路の制御電圧とし
てヒータ回路に流れる電流を負帰還制御するヒータ制御回路と、
を備え、
ＣＭＯＳ集積回路の消費電力が一定となるようにしていることを特徴としたタイミング信号発生装置を要旨としている。
【００２５】
また、上記目的を達成するためになされた本発明の第１０は、
前記ＣＭＯＳ集積回路側の電源電圧をセンスして、印加電圧を一定となるように制御している電源レギュレータと、
をさらに具備した本発明第９記載のタイミング信号発生装置を要旨としている。
【００２６】
また、上記目的を達成するためになされた本発明の第１１は、
ヒータ回路は、印加信号を制御して電源電流を制御している電流制御素子で構成される本発明第９記載のタイミング信号発生装置を要旨としている。
【００２７】
また、上記目的を達成するためになされた本発明の第１２は、
印加信号を制御して電流カットできるスイッチ素子を設けてヒータ回路に流れる電源電流をカットできるようにした本発明第９または１１記載のタイミング信号発生装置を要旨としている。
【００２８】
また、上記目的を達成するためになされた本発明の第１３は、
上記電流制御素子は、ＭＯＳＦＥＴで構成される本発明第１１記載のタイミング信号発生装置を要旨としている。
【００２９】
また、上記目的を達成するためになされた本発明の第１４は、
上記スイッチ素子は、ＭＯＳＦＥＴで構成される本発明第１２記載のタイミング信号発生装置を要旨としている。
【００３０】
また、上記目的を達成するためになされた本発明の第１５は、
上記ヒータ回路の各ヒータセルはチップ全体に均等に分布するよう配置している本発明第９記載のタイミング信号発生装置を要旨としている。
【００３１】
そして、上記目的を達成するためになされた本発明の第１６は、
上記ヒータ回路の各ヒータセルは当該制御回路ブロックのみに分布するよう配置している本発明第９記載のタイミング信号発生装置を要旨としている。
【００３２】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００３３】
【実施例】
本発明の実施例について、図１〜図３を参照して説明する。
最初に、本発明のタイミング精度の要求されるタイミング信号を発生するＣＭＯＳ集積回路の主要構成と各動作について説明する。
図１に示すように、本発明のタイミング信号を発生するＣＭＯＳ集積回路の一例は、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０と、ヒータ制御回路５０と、電源レギュレータ６０とで構成している。
この構成において、制御回路ブロック２０と、タイミング発生ブロック３０とは、従来技術と同じであるので説明を省略する。
【００３４】
ヒータ回路４０は、例えば図２に示すようにＮタイプＭＯＳＦＥＴ１によるヒータセルが複数並列接続して構成されている。
但し、ヒータ回路４０の各ヒータセルはチップ全体に均等に分布するよう配置している。
そして、各ヒータセルのＭＯＳＦＥＴ１のドレインとソースは電源のＶＤＤとＶＳＳにそれぞれ接続され、ゲートの制御電圧Ｈｃはヒータ制御回路５０から供給される。
また、ゲートの制御電圧Ｈｃにより、各ヒータセルつまりヒータ回路４０に流れる電源電流が制御される。
【００３５】
ヒータ制御回路５０は、図１に示すように、ヒータ回路４０と、制御回路ブロック２０と、タイミング発生ブロック３０とに流れる電源電流ＩSSを検出する低抵抗値の抵抗Ｒｓと、基準電圧Ｖrefと差動増幅器とで構成している。
また、ヒータ制御回路５０は、下記式（１）となるようにヒータ回路４０のヒータ制御電圧Ｈｃにより負帰還して、電源電流のＩSSが一定となるように制御している。
ＩSS×Ｒｓ＝Ｖref ・・・・（１）
【００３６】
例えば、制御回路ブロック２０と、タイミング発生ブロック３０との動作率が大きくなって電源電流ＩSSが増加したときは、ヒータ回路４０に流れる電源電流が少なくなるようにヒータ制御電圧Ｈｃの電位を高くして電源電流ＩSSが一定となるように制御している。
反対に、制御回路ブロック２０と、タイミング発生ブロック３０との動作率が小さくなって電源電流ＩSSが減少したときは、ヒータ回路４０に流れる電源電流が増加するようにヒータ制御電圧Ｈｃの電位を低くして電源電流ＩSSが一定となるように制御している。
【００３７】
電源レギュレータ６０は、ＣＭＯＳ集積回路に電源電流を供給する定電圧電源である。
そして、ＧＮＤ電位のＶＤＤに対して、ヒータ制御回路５０の電源電流の検出抵抗Ｒｓを介して負電圧のＶＳＳとして供給（force）している。
そして、タイミング発生回路のＶＳＳ側の電圧を検出（sense）して、電源レギュレータ６０の内部基準電圧となるようにＶＳＳの負電圧を安定化している。
【００３８】
従って、ＣＭＯＳ集積回路の動作率が変化しても、チップに供給されるＶＤＤとＶＳＳ間の電源電圧が一定に安定化され、電源電流ＩSSも一定になるように制御されるので、チップ全体の消費電力は常に一定値となり、チップの温度を一定となるように保つことができる。
【００３９】
従って、ＣＭＯＳ集積回路の動作率が変化しても、チップの温度は一定に保たれるので伝搬遅延時間が変化しない。
つまり、ＣＭＯＳ集積回路の動作率が変化しても、伝搬遅延時間が変化しないので、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じにくいので高精度のタイミング信号が発生できる。
【００４０】
ところで、ＣＭＯＳ集積回路の試験手法の一つであるＩDDQ（静止電源電流測定）がある。
このＩDDQ測定を実施する場合のヒータセルの回路は、例えば図３に示すように、ＮタイプのＭＯＳＦＥＴ１と、ＰタイプのＭＯＳＦＥＴ２とで構成している。
ＮタイプのＭＯＳＦＥＴ１のゲート電圧Ｈｃには、ヒータ制御回路５０からヒータ制御電圧Ｈｃをあたえる。
ＰタイプのＭＯＳＦＥＴ２のゲート電圧ＣＯＮＴは、電流カットの制御端子であり、ＣＯＮＴ＝ＶＤＤのときヒータ回路に流れる電源電流がカットされ、ＣＯＮＴ＝ＶＳＳのときヒータ回路４０に電源電流が流れる。
従って、ＩDDQ測定を実施するときは、ＣＯＮＴ＝ＶＤＤとしてヒータ回路４０に流れる電源電流をカットしておこなう。
【００４１】
上記実施例においては、ヒータ回路４０の各ヒータセルはチップ全体に均等に分布するよう配置している。 しかし、タイミング発生ブロック３０において、各タイミング信号の可変遅延回路３１ごとにダミーの遅延回路を設けて、制御回路ブロック２０の反転出力数の情報データを基に、該ダミーの遅延回路を反転出力動作をさせてリアルタイムに動作率を或程度までは一定化させていて、実用上充分に補償されている場合には、この部分へのヒータセルの配置を除外してもよい。
すなわち、ヒータ回路４０の各ヒータセルを、制御回路ブロック２０のみに分布するよう配置してもよい。
【００４２】
また、上記実施例においては、図２及び図３におけるヒータ回路は、ＭＯＳＦＥＴで構成されている。 しかしＭＯＳＦＥＴに限るわけではなく、制御電圧に応じて動作する電流制御素子であればよい。
【００４３】
また、上記実施例においては、図３における電源電流カット手段は、ＭＯＳＦＥＴを使用している。 しかしＭＯＳＦＥＴに限るわけではなく、電流カットの制御信号に応じて動作するスイッチ素子であればよい。
【００４４】
また、上記実施例においては、本発明要素は、ＣＭＯＳ集積回路として構成されている。 しかし、一部の要素をＣＭＯＳ集積回路の外に配置し、全体として、ＣＭＯＳ集積回路を用いたタイミング信号発生装置として構成してもよい。
例えば、電源レギュレータ６０をＣＭＯＳ集積回路の外に配置し、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０と、ヒータ制御回路５０とをＣＭＯＳ集積回路の内に配置して、タイミング信号発生装置として構成してもよい。
また他の例として、ヒータ制御回路５０と、電源レギュレータ６０とをＣＭＯＳ集積回路の外に配置し、制御回路ブロック２０と、タイミング発生ブロック３０と、ヒータ回路４０とをＣＭＯＳ集積回路の内に配置して、タイミング信号発生装置として構成してもよい。
【００４５】
【発明の効果】
本発明は、以上説明したように、ＣＭＯＳ集積回路の動作率が変化しても、チップに供給されるＶＤＤとＶＳＳ間の電源電圧が一定に安定化され、電源電流ＩSSも一定になるように制御されるので、チップ全体の消費電力は常に一定値となり、チップの温度を一定となるように保つことができるので、以下に記載されるような効果を奏する。
即ち、ＣＭＯＳ集積回路の動作率が変化しても、伝搬遅延時間が変化しないので、タイミング信号出力におけるタイミングドリフトやタイミングジッタが生じにくいので高精度のタイミング信号が発生できる効果がある。
また、チップ温度が一定となるから、制御回路ブロックの温度変化が少なくなるので回路上のタイミング裕度が取りやすくなり制御回路ブロックの簡素化もできる効果もある。
さらに、電流カットの制御端子付きのヒータ回路を使用すれば、ＣＭＯＳ集積回路の試験手法の一つであるＩDDQ（静止電源電流測定）の測定も可能である。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ集積回路のブロック図である。
【図２】ヒータセルの基本回路図である。
【図３】電流カット制御端子付きヒータセルの回路図である。
【図４】従来のＣＭＯＳ集積回路のブロック図である。
【図５】集積回路の動作率と自己発熱量との関係図である。
【図６】ＣＭＯＳ集積回路のチップ温度と伝搬遅延時間との関係図である。
【符号の説明】
１０ 電源
２０ 制御回路ブロック
３０ タイミング発生ブロック
３１ 可変遅延回路
４０ ヒータ回路
５０ ヒータ制御回路
６０ 電源レギュレータ
Claims (11)
- タイミング信号を発生するタイミング信号発生装置であって、
タイミング信号を発生するタイミング発生ブロックと、
前記タイミング発生ブロックのタイミングを制御する制御回路ブロックと、
制御電圧により電源電流が制御されるヒータ回路と、
前記タイミング発生ブロック、前記制御回路ブロック、および前記ヒータ回路に流れる電源電流を電流検出手段で検出し、前記ヒータ回路の制御電圧としてヒータ回路に流れる電流を負帰還制御するヒータ制御回路と、
を備え、
前記タイミング発生ブロック、前記制御回路ブロック、および前記ヒータ回路は、同一のＣＭＯＳ集積回路内に設けられ、
前記ヒータ制御回路は、前記タイミング発生ブロック、前記制御回路ブロック、および前記ヒータ回路を含む前記ＣＭＯＳ集積回路全体の消費電力が一定となるように前記ヒータ回路に流れる電流を制御する
タイミング信号発生装置。 - 前記ＣＭＯＳ集積回路側の電源電圧をセンスして、印加電圧を一定となるように制御している電源レギュレータと、をさらに具備した請求項１記載のタイミング信号発生装置。
- 前記ヒータ制御回路は、前記タイミング発生ブロック、前記制御回路ブロック、および前記ヒータ回路に流れる電源電流を検出するための検出抵抗を有し、
前記電源レギュレータは、前記タイミング発生ブロックと前記検出抵抗との間の電圧を検出して、当該電圧が前記電源レギュレータの内部基準電圧となるように、前記検出抵抗を介して前記タイミング発生ブロックに電圧を供給する
請求項２に記載のタイミング信号発生装置。 - ヒータ回路は、印加信号を制御して電源電流を制御している電流制御素子で構成される請求項１から３のいずれかに記載のタイミング信号発生装置。
- 印加信号を制御して電流カットできるスイッチ素子を設けてヒータ回路に流れる電源電流をカットできるようにした請求項１から４のいずれかに記載のタイミング信号発生装置。
- 上記電流制御素子は、ＭＯＳＦＥＴで構成される請求項４記載のタイミング信号発生装置。
- 上記スイッチ素子は、ＭＯＳＦＥＴで構成される請求項５記載のタイミング信号発生装置。
- 上記ヒータ回路の各ヒータセルはチップ全体に均等に分布するよう配置している請求項１から７のいずれかに記載のタイミング信号発生装置。
- 上記ヒータ回路の各ヒータセルは当該制御回路ブロックのみに分布するよう配置している請求項１から７のいずれかに記載のタイミング信号発生装置。
- 前記ヒータ制御回路は、前記ＣＭＯＳ集積回路内に配置される請求項１から９のいずれかに記載のタイミング信号発生装置。
- 前記ヒータ制御回路は、前記ＣＭＯＳ集積回路の外に配置される請求項１から９のいずれかに記載のタイミング信号発生装置。
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