JPWO2009150694A1 - 半導体集積回路および試験装置 - Google Patents

Abstract

回路ブロック１０は、外部からクロックＣＬＫを受けて動作する。ロードバランス回路４０は、回路ブロック１０と共通の電源端子１０２に接続され、所定の電力を消費する。クロック検出部２０は、外部からのクロックＣＬＫの入力を検出する。クロック検出部２０によりクロックの入力停止が検出されたとき、ロードバランス回路４０をアクティブとする。

Description

本発明は、多値デジタル信号にもとづいて動作する半導体集積回路および試験装置に関し、特に電源の安定化技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路を、半導体試験装置（以下、試験装置という）を用いて試験する場合、試験装置から被試験デバイス（以下、ＤＵＴという）である半導体集積回路に対して、試験パターンを供給し、ＤＵＴに所定の信号処理を行わせ、その結果得られるデータを期待値と比較して良否判定を行う。
国際公開第０６／０３５６０４号パンフレット 特開平１１−７４７６８号公報 特開２００４−１２５５５２号公報 特開２００４−１２５５７３号公報

ＤＵＴ内のフリップフロップやラッチは、試験パターンを受けて信号処理を行う最中に電流を消費し、信号処理が停止すると回路が静的な状態となるため、消費電流が減少する。したがって、ＤＵＴに対して試験パターンが間欠的に供給される場合、ＤＵＴの消費電流も間欠的にバースト状に流れることになる。ＤＵＴに電源電圧を供給する電源回路はレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電源電圧を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、負荷変動に対する追従性にも限界があるため、ＤＵＴの消費電流がバースト状に変化すると、電源電圧もこれに併せて変動してしまう。

電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、生成される信号にジッタが重畳されてしまうという問題が発生する。

また、試験装置の内部においても、間欠的に動作するブロックが存在すると、その電源電圧が変動するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、試験時の電源電圧変動を抑制可能な半導体集積回路および試験装置の提供にある。

本発明のある態様の半導体集積回路は、外部から多値デジタル信号を受けて動作する回路ブロックと、回路ブロックと共通の電源端子に接続され、所定の電力を消費するロードバランス回路と、外部からの多値デジタル信号の入力を検出する検出部と、を備える。半導体集積回路は、検出部により多値デジタル信号の入力停止が検出されたとき、ロードバランス回路をアクティブとする。

半導体集積回路は、多値デジタル信号が入力されるとき、動作状態となってその消費電流が増加し、多値デジタル信号の入力が停止すると減少する。したがって多値デジタル信号の入力の有無を検出することにより、ロードバランス回路を好適に制御することができ、半導体集積回路の消費電流を一定に保つことができ、電源電圧の変動を抑制できる。

検出部は、多値デジタル信号としてクロック信号を検出してもよい。デジタル回路は、クロックが入力されると消費電流が増加するため、ロードバランス回路を好適に制御できる。

また検出部は、多値デジタル信号として、ハイレベルまたはローレベルをとる２値のデータ信号を検出してもよい。２値のデータ信号には、たとえば疑似ランダム信号、アドレス信号、データ信号などが含まれる。

検出部は、多値デジタル信号の各パルスのデューティ比を１００％以上に引き延ばし、引き延ばされたパルスを含む信号を、多値デジタル信号の入力の有無を示す信号として出力してもよい。
この場合、連続して多値デジタル信号のパルスが入力されると、デューティ比が引き延ばされたパルス同士が重なり合ってハイレベルが持続するため、多値デジタル信号の有無を好適に検出できる。

検出部は、複数の遅延回路と、複数の２入力論理ゲートと、を備えてもよい。複数の遅延回路と複数の２入力論理ゲートは交互にカスケード接続され、複数の２入力論理ゲートの残りの入力端子には、多値デジタル信号が入力されてもよい。
この場合、多値デジタル信号を遅延して元の多値デジタル信号と合成し、合成された多値デジタル信号を再度遅延してもとの多値デジタル信号と合成するという処理を繰り返すことにより、多値デジタル信号が供給される間、所定レベルとなる信号を生成することができる。

論理ゲートは、２つの入力の論理和を生成してもよい。

ある態様の半導体集積回路は、多値デジタル信号のエッジを検出し、エッジごとに所定レベルとなるパルス列を生成するエッジ検出回路をさらに備えてもよい。複数の２入力論理ゲートの残りの入力端子に、多値デジタル信号に代えてパルス列を入力してもよい。
この場合、外部からの多値デジタル信号の供給が停止するとき、その電位がハイレベル、ローレベルのいずれで固定される場合であっても、多値デジタル信号の供給停止を示す信号を好適に生成できる。

検出部は、多値デジタル信号に多段遅延を与え、異なる遅延が与えられた複数の遅延デジタル信号を生成する多段遅延回路と、多段遅延回路から出力される複数の遅延デジタル信号に所定の信号処理を施し、多値デジタル信号の入力の有無を判定する検出処理部と、を含んでもよい。

検出処理部は、複数の遅延デジタル信号を論理演算し、演算結果を多値デジタル信号の入力の検出結果として出力してもよい。
検出処理部は、複数の遅延デジタル信号の論理和を生成してもよい。

ある態様の半導体集積回路は、多値デジタル信号のエッジを検出し、エッジごとに所定レベルとなるパルス列を生成するエッジ検出回路をさらに備えてもよい。多段遅延回路は、多値デジタル信号に代えてパルス列に多段遅延を与えてもよい。

検出処理部は、複数の遅延デジタル信号を積分し、積分結果を多値デジタル信号の入力の検出結果として出力してもよい。複数の遅延デジタル信号を積分すると、多値デジタル信号が供給されるときの積分値は、多値デジタル信号が停止したときの積分値より大きくなる。したがって、積分結果に応じて多値デジタル信号の有無を判定できる。

ロードバランス回路は、その消費電力が制御可能に構成されてもよい。半導体集積回路は、半導体集積回路の状態を検出し、検出した状態に応じた状態検出信号を生成する状態測定回路と、ロードバランス回路がアクティブのときの状態検出信号の値が、非アクティブのときの状態検出信号の値と一致するように、ロードバランス回路による消費電力を調節する電力制御回路と、をさらに備えてもよい。
ロードバランス回路の消費電流を調節することにより、ロードバランス回路のアクティブ、非アクティブの切り換えによって生ずる半導体集積回路とロードバランス回路の総消費電流の変動量を、抑制することができる。

状態測定回路は、回路ブロックと共通の電源端子に接続され、電源端子の電源電圧に応じた周波数で発振する発振器と、発振器の周波数を測定する周波数カウンタと、を含み、測定した周波数に応じた状態検出信号を出力してもよい。

周波数カウンタは、検出部により、多値デジタル信号の入力停止が検出されてから所定期間の周波数を測定し、ロードバランス回路がアクティブのときの状態検出信号を生成してもよい。さらに周波数カウンタは、ロードバランス回路が非アクティブである所定期間の周波数を測定することにより、ロードバランス回路が非アクティブのときの状態検出信号を生成してもよい。非アクティブである期間の周波数測定は、外部からのトリガ信号のアサートを契機として開始してもよい。電力制御回路は、ロードバランス回路がアクティブ、非アクティブそれぞれのときの周波数の差分が最小となるように、ロードバランス回路による消費電力を調節してもよい。
多値デジタル信号が供給された状態から停止状態に遷移すると、ロードバランス回路がオンとなって消費電流が変動し、さらには電源の内部インピーダンスにおける電圧降下が変動することにより、電源電圧が変動する場合がある。この電源電圧の変動期間の状態をモニタして、ロードバランス回路を制御することにより、電源電圧の変動を好適に抑制できる。

本発明の別の態様は、試験装置である。この装置は、電源電圧を生成する電源回路と、異なるタイミングにエッジを有する複数のパルスを含むマルチストローブ信号を生成するマルチストローブ発生部と、マルチストローブ信号を受け、所定の信号処理を行う回路ブロックと、所定の電力を消費するロードバランス回路と、マルチストローブ信号を受け、マルチストローブ発生部によるマルチストローブ信号の生成の有無を検出するマルチストローブ検出部と、を備える。少なくとも回路ブロックおよびロードバランス回路は、共通の電源電圧を受けて動作し、マルチストローブ検出部によりマルチストローブ信号の生成停止が検出されたとき、ロードバランス回路をアクティブとする。

この態様によると、回路ブロックの消費電流は、マルチストローブ信号が供給されるとき増加し、マルチストローブ信号の供給が停止すると減少する。したがってマルチストローブ信号の生成の有無を検出することにより、ロードバランス回路を好適に制御することができ、試験装置内の消費電流を一定に保つことができ、電源回路により生成される電源電圧の変動を抑制できる。その結果、マルチストローブ信号自体や、その他の回路により生成されるタイミング信号、パターン信号のジッタを低減できる。

マルチストローブ検出部は、マルチストローブ信号に含まれる複数のパルスの論理和を、検出結果として出力してもよい。

マルチストローブ検出部は、マルチストローブ信号に含まれる複数のパルスを積分し、積分結果を検出結果として出力してもよい。

ロードバランス回路は、その消費電力が制御可能に構成されてもよい。試験装置は、半導体集積回路の状態を検出し、検出した状態に応じた状態検出信号を生成する状態測定回路と、ロードバランス回路がアクティブのときの状態検出信号の値が、非アクティブのときの状態検出信号の値と一致するように、ロードバランス回路による消費電力を調節する電力制御回路と、をさらに備えてもよい。

状態測定回路は、電源電圧を受けて動作する発振器と、発振器の周波数を測定する周波数カウンタと、を含み、測定した周波数に応じた状態検出信号を出力してもよい。

周波数カウンタは、マルチストローブ検出部により、マルチストローブ信号の生成停止が検出されてから所定期間の周波数を測定し、ロードバランス回路がアクティブのときの状態検出信号を生成してもよい。さらに周波数カウンタは、ロードバランス回路が非アクティブである所定期間の周波数を測定することにより、ロードバランス回路が非アクティブのときの状態検出信号を生成してもよい。非アクティブである期間の周波数測定は、外部からのトリガ信号のアサートを契機として開始してもよい。電力制御回路は、ロードバランス回路がアクティブ、非アクティブそれぞれのときの周波数の差分が最小となるように、ロードバランス回路による消費電力を調節してもよい。

回路ブロックは、入力されたデータを、マルチストローブ信号のエッジでラッチし、ラッチした各データに対して処理を行ってもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、試験装置の電源電圧変動を抑制できる。

第１の実施の形態に係る半導体集積回路の構成を示す回路図である。 クロック検出部およびロードバランス回路の構成例を示す回路図である。 図２のクロック検出部の動作を示すタイムチャートである。 変形例に係るクロック検出部の構成を示す回路図である。 図１の半導体集積回路によるロードレギュレーションの様子を示すタイムチャートである。 第２の実施の形態に係る半導体試験装置の構成を示すブロック図である。

符号の説明

１０…回路ブロック、２０…クロック検出部、２２…入力バッファ、２４…出力バッファ、２６…レジスタ、２８…エッジ検出回路、３０…多段遅延回路、３２…検出処理部、４０…ロードバランス回路、４２…レジスタ、４４…状態測定回路、４６…電力制御回路、５０…電源回路、５２…マルチストローブ発生部、５４…回路ブロック、５６…ロードバランス回路、５８…マルチストローブ検出部、６０…コンパレータ、６２…ラッチ回路、６４…変化点検出部２８、１００…半導体集積回路、１０２…電源端子、１０４…クロック端子、１０６…データ入力端子、１０８…データ出力端子、２００…試験装置、２０２…電源回路、２０４…試験信号生成部、２０６…判定部。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に実質的あるいは本質的な影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

第１の実施の形態では、試験時に、試験装置に内蔵される電源電圧の変動を抑制するための機構を有する半導体集積回路について説明する。第２の実施の形態では、その内部の消費電流の変動にともなう電源電圧変動を抑制する機構を有する試験装置について説明する。

（第１の実施の形態）
図１は、第１の実施の形態に係る半導体集積回路１００の構成を示す回路図である。図１には半導体集積回路１００に加えて、それを試験する試験装置２００が示される。

半導体集積回路１００は、電源電圧Ｖｄｄを受けるための電源端子１０２、クロックＣＬＫを受けるためのクロック端子１０４、外部からのデータＳ１を受けるためのデータ入力端子１０６、外部にデータＳ２を出力するためのデータ出力端子１０８を備え、ひとつの半導体基板上に集積化された機能ＩＣ（Integrated Circuit）である。

半導体集積回路１００は、回路ブロック１０、クロック検出部２０、ロードバランス回路４０、状態測定回路４４、電力制御回路４６を備える。
回路ブロック１０は、半導体集積回路１００の本来の機能を実行する回路であり、電源電圧ＶｄｄおよびクロックＣＬＫを受けて所定の信号処理を行う。回路ブロック１０の構成、処理は限定されない。つまり半導体集積回路１００は、ＣＰＵ、ＤＳＰ、メモリ、その他のデジタル回路、デジタルアナログ混載回路等のいずれであってもよい。

ロードバランス回路４０は、回路ブロック１０と共通の電源端子１０２に接続され、所定の電力（電流）を消費する。ロードバランス回路４０は、電源端子１０２を介して外部から供給される電流を一定に保つために設けられたダミーの負荷（電流源）として設けられている。ロードバランス回路４０は、外部からのイネーブル信号ＥＮに応じて、オン（アクティブ）とオフ（非アクティブ）が切り換え可能に構成される。

クロック検出部２０は、外部からのクロックＣＬＫの入力を検出する。クロック検出部２０はクロックＣＬＫの検出時に所定レベル（ハイレベル）となるイネーブル信号ＥＮを生成し、ロードバランス回路４０へと供給する。
つまり、クロック検出部２０によりクロックＣＬＫの入力が検出されたとき、ロードバランス回路４０がアクティブとなり、ロードバランス回路４０にて電流（以下、バランス電流Ｉｂａｌという）が消費される。

クロック検出部２０、ロードバランス回路４０、状態測定回路４４、電力制御回路４６は、主として試験時において使用される回路であるが、半導体集積回路１００が最終製品に搭載される状態において使用してもよい。

以上が半導体集積回路１００の基本構成である。半導体集積回路１００の試験時の動作を説明する。試験時において半導体集積回路１００は、試験装置２００のソケットボード（パフォーマンスボード）に装着される。試験装置２００は、ＤＵＴである半導体集積回路１００に供給すべき電源電圧Ｖｄｄを生成する電源回路２０２と、ＤＵＴに試験信号Ｓ１を供給する試験信号生成部２０４、良否判定を行う判定部２０６を備える。半導体集積回路１００は、試験信号生成部２０４から供給される試験信号Ｓ１を受け、所定の信号処理を行う。信号処理の結果得られたデータＳ２は、試験装置２００に読み出される。判定部２０６は、試験信号Ｓ１に応じた期待値と、半導体集積回路１００により生成された信号Ｓ２を比較し、半導体集積回路１００の良否を判定する。

半導体集積回路１００を試験する際には、試験データＳ１とともに、あるいはこれと独立して、半導体集積回路１００を動作させるためのクロックＣＬＫが出力される。
クロックＣＬＫが入力されて半導体集積回路１００が信号処理を行うとき、回路ブロック１０はある電流Ｉｄｄを消費する。半導体集積回路１００の処理が停止すると回路ブロック１０の消費電流Ｉｄｄは減少する。このときロードバランス回路４０を動作させなければ、電源回路２０２から見た負荷が軽くなり、電源電圧Ｖｄｄが変動してしまう。電源電圧Ｖｄｄの変動は、試験信号生成部２０４により生成される各種信号にジッタを与えることになる。

半導体集積回路１００のクロック検出部２０はクロックＣＬＫの入力の有無を判定し、クロックＣＬＫの入力が停止する間、つまり回路ブロック１０の動作が停止する間、ロードバランス回路４０をアクティブとする。その結果、回路ブロック１０の動作停止にともなう電流Ｉｄｄの減少分が、ロードバランス回路４０に流れるバランス電流Ｉｂａｌによって相殺され、電源回路２０２から見た負荷が一定に保たれる。その結果、電源電圧Ｖｄｄの変動を抑制することができ、ひいては試験信号生成部２０４の動作を安定化できる。

図２は、クロック検出部２０およびロードバランス回路４０の構成例を示す回路図である。クロック検出部２０は、入力バッファ２２、出力バッファ２４、複数のＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ８、複数のＯＲゲートＯＲ１〜ＯＲ８、複数の遅延回路ＤＬＹ１〜ＤＬＹ７（一部不図示）を備える。

入力バッファ２２および複数のＮＡＮＤゲート（ＮＡＮＤ１〜ＮＡＮＤ８）は、クロックＣＬＫを分配し、分配されたクロックを個別にオン、オフするために設けられる。図２の回路では、クロックＣＬＫは最大で８個に分配される。分配数は、後段のＯＲゲートの個数と一致する。

クロックＣＬＫは、入力バッファ２２を介して複数のＮＡＮＤゲートに分配される。ゲートＮＡＮＤ１〜ＮＡＮＤ８の他方の入力には、制御信号ＸＣＮＴが入力される。制御信号ＸＣＮＴは、レジスタ２６に格納され、外部からレベルが設定可能である。ｉ番目のＮＡＮＤゲートＮＡＮＤｉに着目すると、制御信号ＸＣＮＴ［ｉ−１］がローレベルのとき、その経路は無効化され、後段にクロックは分配されない。

複数のＯＲゲートおよび複数の遅延回路ＤＬＹ１〜ＤＬＹ７は、交互にカスケード接続される。つまり、ｉ番目の遅延回路ＤＬＹｉには、ｉ番目のＯＲゲートＯＲｉの出力信号ＣＬＫｉが入力され、（ｉ＋１）番目のＯＲゲートの一方の入力には、ｉ番目の遅延回路ＤＬＹｉの出力信号（遅延クロックともいう）ＣＬＫｄｉが入力される。

ＯＲゲートＯＲ１〜ＯＲ８それぞれの他方の入力には、ゲートＮＡＮＤ１〜ＮＡＮＤ８により分配されたクロックが入力される。最終段のＯＲゲートＯＲ８の出力は出力バッファ２４を介してイネーブル信号ＥＮとして出力される。

図３は、図２のクロック検出部２０の動作を示すタイムチャートである。ｉ番目の遅延回路ＤＬＹｉによって、ｉ番目のＯＲゲートの出力ＣＬＫｉは所定時間τだけ遅延する。遅延されたクロックＣＬＫｉｄは、次段のＯＲゲートＯＲ（ｉ＋１）によってもとのクロックＣＬＫと論理和がとられる。この処理をｉを増加させて順次行うことにより、もとのクロックＣＬＫが平滑化され、イネーブル信号ＥＮが生成される。

つまりクロック検出部２０は、クロックＣＬＫを遅延して元のクロックＣＬＫと合成し、合成されたクロックを再度遅延してもとのクロックと合成するという処理を繰り返すことにより、クロックが供給される間、所定レベルとなる信号を生成することができる。

なお各信号の論理レベルを適宜反転することにより、ＯＲゲートに代えて、その他の２入力の論理ゲートを用いても同様の機能が実現できる。

図３のタイムチャートを参照すると、図２のクロック検出部２０は、クロックＣＬＫを遅延したパルスを生成してこれを積分する回路と把握することもできる。

さらにクロック検出部２０によるクロック検出処理を別の観点からみると、以下の包括的な概念が把握される。すなわちクロック検出部２０は、クロックＣＬＫの各パルスのデューティ比を１００％以上に引き延ばす。そして、引き延ばされたパルスを含む信号を、クロックＣＬＫの入力の有無を示す信号（ＥＮ）として出力する。

図２に戻る。イネーブル信号ＥＮは、後段のロードバランス回路４０へと供給される。ロードバランス回路４０は、個別にオン、オフが制御可能な複数（たとえば１０個）の負荷回路ＨＴと、負荷回路ＨＴごとに設けられたＡＮＤゲートＡＮＤ１〜ＡＮＤ１０を含み、その消費電力が制御可能に構成される。負荷回路ＨＴは、電力を消費して発熱するためヒータとも称する。ヒータＨＴは、対応するＡＮＤゲートの出力がハイレベルのときオン、ローレベルのときオフする。

複数のＡＮＤゲートＡＮＤ１〜ＡＮＤ１０それぞれの一方の入力には、イネーブル信号ＥＮが入力され、他方には、制御信号ＨＴ［０］〜ＨＴ［９］が入力される。制御信号ＨＴ［９：０］は、レジスタ４２に格納され、外部からレベルが設定可能である。ｉ番目のヒータＨＴｉに着目すると、制御信号ＨＴ［ｉ−１］がローレベルのとき、イネーブル信号ＥＮに関わらずオフとなる。制御信号ＨＴ［ｉ−１］がハイレベルのとき、イネーブル信号ＥＮのレベルに応じてオン、オフが制御される。

たとえば複数の負荷回路ＨＴの消費電流は、基本となる消費量に対して、１、２、４、…２５６、５１２倍に設定される。この場合、ロードバランス回路４０全体の消費電流は、１０ビットの制御信号ＨＴ［９：０］に応じて、１０２４階調で制御できる。また、複数のヒータＨＴには、それぞれパワーダウン制御信号ＰＣが入力される。パワーダウン制御信号ＰＣによって、レジスタ設定ＨＴ［９：０］およびイネーブル信号ＥＮに関わらず、ロードバランス回路４０がオフとなる。半導体集積回路１００を製品に実装した後は、パワーダウン制御信号ＰＣをローレベルに固定することにより、ロードバランス回路４０の処理を強制的に停止させることができる。

図２のクロック検出部２０は、クロックＣＬＫが停止状態でローレベルに固定されるとの条件のもと、有効に動作する。もし、クロックＣＬＫが停止状態でハイレベルに固定されると、本来ローレベルに固定されなければならないイネーブル信号ＥＮがハイレベルとなり、ロードバランス回路４０が誤動作してしまう。したがって、クロックＣＬＫがハイレベル固定、ローレベル固定のいずれの場合にも対応するために、エッジ検出回路２８が設けられる。

エッジ検出回路２８は、クロックＣＬＫのエッジを検出し、エッジごとに所定レベル（ハイレベル）となるパルス列ＰＳを生成する。セレクタ２９は、クロックＣＬＫまたはエッジ検出回路２８からのパルス列ＰＳのいずれかを選択し、クロック検出部２０へと出力する。

このパルス列ＰＳは、入力バッファ２２およびＮＡＮＤゲートを介して、複数の２入力論理ゲート（ＯＲゲート）の残りの入力端子に、クロックＣＬＫに代えて入力される。セレクタ２９によって、パルス列ＰＳを選択することにより、外部からのクロックＣＬＫの供給がハイレベル固定で停止する場合であっても、イネーブル信号ＥＮをローレベルに設定できる。

なお、クロックＣＬＫが供給停止状態でローレベルに固定される場合には、エッジ検出回路２８およびセレクタ２９を設けなくてもよい。反対に、クロックＣＬＫが供給停止状態でハイレベルに固定される場合には、エッジ検出回路２８のみを設ける構成としてもよい。当然ながら図２のようにエッジ検出回路２８およびセレクタ２９を設けた場合には、クロックＣＬＫの停止状態における論理値がハイレベル、ローレベルいずれの場合であっても、クロックの入力の有無を適切に検出できる。

図２のクロック検出部２０と同等の処理は、図４のクロック検出部２０ａによっても実現できる。図４は、変形例に係るクロック検出部２０ａの構成を示す回路図である。
クロック検出部２０ａは、多段遅延回路３０および検出処理部３２を備える。

多段遅延回路３０は、クロックＣＬＫに多段遅延を与え、異なる遅延が与えられた複数の遅延クロックＣＬＫｄ０〜ＣＬＫｄｎを生成する。検出処理部３２は、複数の遅延クロックＣＬＫｄに所定の信号処理を施して、クロックＣＬＫの入力の有無を判定する。最も簡易には、検出処理部３２はＯＲゲートで構成できるが、その他の回路で構成してもよい。

図４のクロック検出部２０ａによっても、図２のクロック検出部２０と同様に、クロックＣＬＫの入力の有無を好適に判定できる。図２の回路は、遅延と所定の信号処理（ＯＲ演算）を交互に繰り返すのに対して、図４の回路は、遅延クロックＣＬＫｄを一度に生成し、これを一度の演算で処理する。つまり、信号処理の順番が異なっているのみで、実質的な処理は同じである。

図４の変形例においても、多段遅延回路３０の前段に、図２のエッジ検出回路２８を配置してもよい。

図４および図２の回路の動作に着目すると、遅延が与えられたクロックを元のクロックと合成する処理を繰り返している。つまり、クロック検出部２０の処理は、クロックの積分処理と把握することが可能である。この観点から、図４の３２検出処理部３２は、複数の遅延クロックＣＬＫｄ０〜ＣＬＫｄｎを積分し、積分結果をクロックＣＬＫの入力の検出結果として出力していると捉えることもできる。

続いて図１に戻り、ロードバランス回路４０の消費電力が制御可能である場合に、それを好適に制御する技術について説明する。

状態測定回路４４は、半導体集積回路１００の状態を検出し、検出した状態に応じた状態検出信号Ｓ３を生成する。

電力制御回路４６は、ロードバランス回路４０がアクティブのときの状態検出信号Ｓ３の値が、非アクティブのときの状態検出信号Ｓ３の値と一致するように、ロードバランス回路４０による消費電力を調節する。消費電力の調節は、図２レジスタ４２にデータを書き込むことにより実現できる。

ロードバランス回路４０のオン、オフの切り換えに加えて、ロードバランス回路４０の消費電流の量を制御することにより、ロードバランス回路のアクティブ、非アクティブの切り換えによって生ずる半導体集積回路とロードバランス回路の総消費電流の変動量を、抑制することができる。

状態測定回路４４としては、半導体集積回路１００の電源電圧Ｖｄｄや温度に応じて発振周波数が変化するリングオシレータが好適に利用できる。この場合、状態測定回路４４は、回路ブロック１０と共通の電源端子１０２に接続され、電源端子１０２の電源電圧Ｖｄｄに応じた周波数で発振するリングオシレータ（ＯＳＣ）と、リングオシレータの周波数を測定する周波数カウンタ（不図示）と、を含んもよい。周波数カウンタにより測定した周波数が、状態検出信号Ｓ３として電力制御回路４６に出力される。

図５は、図１の半導体集積回路１００によるロードレギュレーションの様子を示すタイムチャートである。クロックＣＬＫが入力される期間、回路ブロック１０により電流Ｉｄｄが消費される。この電流は、クロックＣＬＫと同期したリップルを有している。クロックＣＬＫが停止すると、ロードバランス回路４０がアクティブとなり、消費電流Ｉｄｄが一定に保たれる。ロードバランス回路４０がオフからオンに遷移するタイミングで、電源電圧Ｖｄｄがオーバーシュートする。このオーバーシュートは、１００μｓ〜数ｍｓの時間オーダーで発生する。

周波数カウンタは、クロック検出部２０によりクロックＣＬＫの入力停止が検出されてから所定期間Ｔ２の周波数を測定し、ロードバランス回路４０がアクティブのときの状態検出信号Ｓ３を生成してもよい。また、クロックＣＬＫが入力されている所定期間Ｔ１の周波数を測定し、ロードバランス回路４０が非アクティブのときの状態検出信号Ｓ３を生成する。電力制御回路４６は、２つの期間Ｔ１、Ｔ２で取得された状態検出信号Ｓ３が一致するように、ロードバランス回路４０により生成される電流量を制御する。

クロックＣＬＫが停止した状態から供給された状態に遷移すると、消費電流が変動し、電源電圧が大きく変動することになる。この電源電圧Ｖｄｄの変動期間の状態をモニタすることにより、電源電圧Ｖｄｄの変動を好適に抑制できる。

上述の第１の実施の形態に係る半導体集積回路１００は、クロックＣＬＫの入力停止を契機としてロードバランス回路４０をアクティブとする場合について説明したが、本発明はこれに限定されない。
たとえばクロックＣＬＫに代えて、疑似ランダム信号などのデータ信号の入力を検出してもよい。検出方法は、クロックＣＬＫに対するそれと同様でよい。たとえば疑似ランダム信号が入力される回路では、データの変化点（エッジ）の密度がランダムに変化し、結果として回路の消費電流も変動する。そこで、クロックに代えて、疑似ランダム信号を検出してロードバランス回路４０を制御することにより、データ信号の粗密に応じた消費電流の変動をキャンセルすることができ、ひいては半導体集積回路１００に供給される電源電圧の変動を抑制できる。

また、ＣＤＲ（Clock Data Recovery）方式を採用する回路では、データ信号に埋め込まれたエッジにもとづいてクロックを再生する。この場合には、データ信号の入力を検出することは、クロックの検出と同義であるため、消費電流を一定に保つことができ、電源電圧の変動を抑制できる。

（第２の実施の形態）
図６は、第２の実施の形態に係る半導体試験装置２００の構成を示すブロック図である。試験装置２００は、電源回路５０、マルチストローブ発生部５２、回路ブロック５４、ロードバランス回路５６、マルチストローブ検出部５８を備える。

電源回路５０はレギュレータなどであり、電源電圧Ｖｄｄを生成する。マルチストローブ発生部５２は、マルチストローブ信号ＭＳＴＲＢを生成する。マルチストローブ信号ＭＳＴＲＢは、異なるタイミングにエッジを有する複数のパルスを含む。マルチストローブは、入力された単一のストローブ信号に、図４に示されるような多段遅延回路３０によって多段遅延を与えることにより生成される。

回路ブロック５４は、マルチストローブ信号ＭＳＴＲＢを受け、所定の信号処理を行う。信号処理の内容は特に限定されるものではないが、たとえばマルチストローブ信号を利用した試験が、特開２００４−１２５５５２号公報や特開２００４−１２５５７３号公報に開示される。

たとえば、回路ブロック５４は、コンパレータ６０、ラッチ回路６２、変化点検出部６４を含む。コンパレータ６０には図示しないＤＵＴから出力されるデータ信号ＤＱが入力される。コンパレータ６０は、データ信号ＤＱを所定のしきい値電圧と比較し、レベル判定を行う。ラッチ回路６２は、判定結果を示す信号Ｓ４を、マルチストローブ信号ＭＳＴＲＢに含まれるパルスの各エッジのタイミングでラッチする。その結果、データ信号ＤＱのレベル遷移の変化点を境として、ラッチされたデータＳ５の値が変化する。変化点検出部６４はラッチされたデータＳ５にもとづいて、データ信号ＤＱの変化点のタイミングを検出する。たとえばいくつかのデータ信号ＤＱについて変化点を測定することにより、ジッタを測定することができる。この試験を連続的に行えば、アイマージンなどの測定が可能となる。

ロードバランス回路５６は、回路ブロック５４と共通の電源電圧Ｖｄｄを受け、所定の電力を消費する。ロードバランス回路５６の機能および目的は、第１の実施の形態で説明した図１のロードバランス回路４０と同様である。

マルチストローブ信号ＭＳＴＲＢは、マルチストローブ検出部５８にも供給される。マルチストローブ検出部５８は、マルチストローブ発生部５２によるマルチストローブ信号ＭＳＴＲＢの生成の有無を検出する。マルチストローブ検出部５８はマルチストローブ信号ＭＳＴＲＢの生成停止を検出すると、イネーブル信号ＥＮを所定レベル（ハイレベル）としてロードバランス回路５６をアクティブ（オン）とする。

回路ブロック５４の消費電流は、マルチストローブ信号ＭＳＴＲＢが供給されるとき増加し、マルチストローブ信号ＭＳＴＲＢの供給が停止すると減少する。したがってマルチストローブ信号ＭＳＴＲＢの生成の有無を検出することにより、ロードバランス回路４０を好適に制御することができ、試験装置２００内の消費電流を一定に保つことができ、電源回路５０により生成される電源電圧Ｖｄｄの変動を抑制できる。その結果、マルチストローブ信号自体や、その他の回路により生成されるタイミング信号、パターン信号のジッタを低減できる。

上述のように、マルチストローブ信号ＭＳＴＲＢは図４の多段遅延回路３０により生成される複数の遅延クロックＣＬＫｄと等価的な信号である。したがって、マルチストローブ検出部５８は図４の検出処理部３２と同様に、マルチストローブ信号ＭＳＴＲＢに含まれるパルスの論理和をとることにより、イネーブル信号ＥＮを生成できる。

あるいはマルチストローブ検出部５８は、マルチストローブ信号ＭＳＴＲＢに含まれるパルスを積分し、積分結果をイネーブル信号ＥＮとして出力してもよい。

第１の実施の形態で説明したエッジ検出回路２８を、第２の実施の形態に適用することも可能である。また状態測定回路４４および電力制御回路４６を、試験装置２００に実装することにより、さらに安定した電力の安定化が実現できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

第１の実施の形態では、半導体集積回路１００が試験装置２００の試験対象である場合を説明したが、半導体集積回路１００そのものが、試験装置２００の内部に実装される機能ＩＣであってもよい。試験装置２００の内部で、クロックを受けて動作する回路ブロックが存在する場合、図１の半導体集積回路１００を利用することにより、クロックが停止した場合に、電源回路２０２に対する負荷を一定に保つことができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、試験技術に利用できる。

Claims (21)

1. 外部から多値デジタル信号を受けて動作する回路ブロックと、
   前記回路ブロックと共通の電源端子に接続され、所定の電力を消費するロードバランス回路と、
   外部からの前記多値デジタル信号の入力を検出する検出部と、
   を備え、
   前記検出部により前記多値デジタル信号の入力停止が検出されたとき、前記ロードバランス回路をアクティブとすることを特徴とする半導体集積回路。
2. 前記多値デジタル信号はクロック信号であることを特徴とする請求項１に記載の半導体集積回路。
3. 前記多値デジタル信号はハイレベルまたはローレベルをとる２値のデータ信号であることを特徴とする請求項１に記載の半導体集積回路。
4. 前記検出部は、
   前記多値デジタル信号の各パルスのデューティ比を１００％以上に引き延ばし、引き延ばされたパルスを含む信号を、前記多値デジタル信号の入力の有無を示す信号として出力することを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
5. 前記検出部は、
   複数の遅延回路と、
   複数の２入力論理ゲートと、
   を備え、
   前記複数の遅延回路と前記複数の２入力論理ゲートは交互にカスケード接続され、前記複数の２入力論理ゲートの残りの入力端子には、前記多値デジタル信号が入力されることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
6. 前記論理ゲートは、２つの入力の論理和を生成することを特徴とする請求項５に記載の半導体集積回路。
7. 前記多値デジタル信号のエッジを検出し、エッジごとに所定レベルとなるパルス列を生成するエッジ検出回路をさらに備え、
   前記複数の２入力論理ゲートの前記残りの入力端子に、前記多値デジタル信号に代えて前記パルス列を入力したことを特徴とする請求項４または５に記載の半導体集積回路。
8. 前記検出部は、
   前記多値デジタル信号に多段遅延を与え、異なる遅延が与えられた複数の遅延デジタル信号を生成する多段遅延回路と、
   前記多段遅延回路から出力される複数の遅延デジタル信号に所定の信号処理を施し、前記多値デジタル信号の入力の有無を判定する検出処理部と、
   を含むことを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
9. 前記検出処理部は、前記複数の遅延デジタル信号の論理和を生成し、演算結果を前記多値デジタル信号の入力の検出結果として出力することを特徴とする請求項８に記載の半導体集積回路。
10. 前記多値デジタル信号のエッジを検出し、エッジごとに所定レベルとなるパルス列を生成するエッジ検出回路をさらに備え、
    前記多段遅延回路は、前記多値デジタル信号に代えて前記パルス列に多段遅延を与えることを特徴とする請求項８または９に記載の半導体集積回路。
11. 前記検出処理部は、前記複数の遅延デジタル信号を積分し、積分結果を前記多値デジタル信号の入力の検出結果として出力することを特徴とする請求項８に記載の半導体集積回路。
12. 前記ロードバランス回路は、その消費電力が制御可能に構成され、
    前記半導体集積回路は、
    前記半導体集積回路の状態を検出し、検出した状態に応じた状態検出信号を生成する状態測定回路と、
    前記ロードバランス回路がアクティブのときの前記状態検出信号の値が、非アクティブのときの前記状態検出信号の値と一致するように、前記ロードバランス回路による消費電力を調節する電力制御回路と、
    をさらに備えることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
13. 前記状態測定回路は、
    前記回路ブロックと共通の電源端子に接続され、前記電源端子の電源電圧に応じた周波数で発振する発振器と、
    前記発振器の周波数を測定する周波数カウンタと、
    を含み、測定した周波数に応じた状態検出信号を出力することを特徴とする請求項１２に記載の半導体集積回路。
14. 前記周波数カウンタは、
    前記検出部により前記多値デジタル信号の入力停止が検出されてから所定期間の周波数を測定することにより、前記ロードバランス回路がアクティブのときの前記状態検出信号を生成し、
    前記ロードバランス回路が非アクティブである所定期間の周波数を測定することにより、前記ロードバランス回路が非アクティブのときの前記状態検出信号を生成し、
    前記電力制御回路は、前記ロードバランス回路がアクティブ、非アクティブのときの周波数の差分が最小となるように、前記ロードバランス回路による消費電力を調節することを特徴とする請求項１３に記載の半導体集積回路。
15. 電源電圧を生成する電源回路と、
    異なるタイミングにエッジを有する複数のパルスを含むマルチストローブ信号を生成するマルチストローブ発生部と、
    前記マルチストローブ信号を受け、所定の信号処理を行う回路ブロックと、
    所定の電力を消費するロードバランス回路と、
    前記マルチストローブ信号を受け、前記マルチストローブ発生部による前記マルチストローブ信号の生成の有無を検出するマルチストローブ検出部と、
    を備え、少なくとも前記回路ブロックおよび前記ロードバランス回路は、共通の前記電源電圧を受けて動作し、前記マルチストローブ検出部により前記マルチストローブ信号の生成停止が検出されたとき、前記ロードバランス回路をアクティブとすることを特徴とする試験装置。
16. 前記マルチストローブ検出部は、前記マルチストローブ信号に含まれる複数のパルスの論理和を、検出結果として出力することを特徴とする請求項１５に記載の試験装置。
17. 前記マルチストローブ検出部は、前記マルチストローブ信号に含まれる複数のパルスを積分し、積分結果を検出結果として出力することを特徴とする請求項１５に記載の試験装置。
18. 前記ロードバランス回路は、その消費電力が制御可能に構成され、
    前記試験装置は、
    前記半導体集積回路の状態を検出し、検出した状態に応じた状態検出信号を生成する状態測定回路と、
    前記ロードバランス回路がアクティブのときの前記状態検出信号の値が、非アクティブのときの前記状態検出信号の値と一致するように、前記ロードバランス回路による消費電力を調節する電力制御回路と、
    をさらに備えることを特徴とする請求項１５から１７のいずれかに記載の試験装置。
19. 前記状態測定回路は、
    前記電源電圧を受けて動作する発振器と、
    前記発振器の周波数を測定する周波数カウンタと、
    を含み、測定した周波数に応じた状態検出信号を出力することを特徴とする請求項１８に記載の試験装置。
20. 前記周波数カウンタは、
    前記マルチストローブ検出部により前記マルチストローブ信号の生成停止が検出されてから所定期間の周波数を測定することにより、前記ロードバランス回路がアクティブのときの前記状態検出信号を生成するとともに、
    前記ロードバランス回路が非アクティブである所定期間の周波数を測定することにより、前記ロードバランス回路が非アクティブのときの前記状態検出信号を生成し、
    前記電力制御回路は、前記ロードバランス回路がアクティブ、非アクティブのときの周波数の差分が最小となるように、前記ロードバランス回路による消費電力を調節することを特徴とする請求項１９に記載の試験装置。
21. 前記回路ブロックは、入力されたデータを、前記マルチストローブ信号のエッジでラッチし、ラッチした各データに対して処理を行うことを特徴とする請求項１５から２０のいずれかに記載の試験装置。

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