JP4248074B2 - 動作タイミング制御機能を有するシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロックを有するシステムに関するものであり、特に、同時スイッチングノイズを抑制できるような動作タイミング制御機能に係る技術に属する。
【０００２】
【従来の技術】
近年の半導体集積回路は、複数の回路ブロックによって構成されることが多い。例えば、ＭＣＵ（Micro Controler Unit）はＣＰＵ、メモリの他、複数種類の回路ブロックによって構成される。
【０００３】
一方、近年の半導体集積回路におけるノイズ発生の主たる原因の１つは、ゲート容量や配線容量のチャージ、ディスチャージである。そして、多くの回路ブロックが同時にチャージ、ディスチャージを行う場合には、その分システム全体として大きなノイズが発生する。このようなノイズのことを一般に、同時スイッチングノイズと呼ぶ。
【０００４】
複数の回路ブロックを有するシステムにおいて、同時スイッチングノイズを抑制するための従来技術としては、外部から供給される基本クロックを遅延させる遅延回路を設けて、各回路ブロックに対し、基本クロックまたは遅延クロックのいずれかを切替信号に応じて選択してクロックとして供給する、というものがある（特開平１０−９１２７４号公報参照）。
【０００５】
【発明が解決しようとする課題】
実際の回路では、クロックの立上りの直後にピーク電流が発生するものの他に、クロックの立上りからしばらく遅れてピーク電流が発生するものが存在する。例えば、規模の大きな組合せ回路を含む回路ブロックにおいて、この組合せ回路が回路ブロックに与えられるクロックのタイミングよりも遅れて動作する場合には、この回路ブロックにおけるピーク電流は、クロックの立上りからしばらく遅れて発生する。また、その遅れ度合は回路ブロックの内部構成に応じて様々である。
【０００６】
しかしながら、前述した従来技術では、ピーク電流はクロック立上りの直後に発生することを前提としており、ピーク電流の発生タイミングが回路ブロック毎に異なることについては何ら考慮されていない。したがって、クロックの立上りから遅れてピーク電流が発生するような回路ブロックがシステムに含まれている場合には、従来技術では、必ずしも同時スイッチングノイズを抑制することはできない。
【０００７】
前記の問題に鑑み、本発明は、複数の回路ブロックを有するシステムにおいて、各回路ブロックにおけるピーク電流発生のタイミングにかかわらず、同時スイッチングノイズを確実に抑制可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、動作タイミング制御機能を有するシステムとして、複数の回路ブロックと、前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、前記動作タイミング制御手段は、前記各回路ブロックについて、与えられた動作制御信号に対するピーク電流の発生タイミングを記憶しており、この記憶したピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定するものである。
【０００９】
請求項１の発明によると、各回路ブロックについて、与えられた動作制御信号に対するピーク電流の発生タイミングが動作タイミング制御手段に記憶されており、動作制御信号のタイミングは、この記憶したピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。このため、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【００１０】
また、請求項２の発明では、前記請求項１における動作タイミング制御手段は、基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として選択する信号選択部とを備えているものとする。
【００１１】
また、請求項３の発明が講じた解決手段は、動作タイミング制御機能を有するシステムとして、複数の回路ブロックと、前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、前記各回路ブロックは、それぞれ、与えられた動作制御信号に対するピーク電流の発生タイミングを検出するピーク電流検出部を有しており、前記動作タイミング制御手段は、前記ピーク電流検出部によって検出された各回路ブロックにおけるピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定するものである。
【００１２】
請求項３の発明によると、各回路ブロックに設けられたピーク電流検出部によって、各回路ブロックにおける，与えられた動作制御信号に対するピーク電流の発生タイミングが検出され、動作制御信号のタイミングは、この検出されたピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。このため、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【００１３】
そして、請求項４の発明では、前記請求項３におけるピーク電流検出部はそれぞれ、電源から当該回路ブロックへの電流供給経路に挿入された抵抗と、前記抵抗の両端電圧を差動入力とするオフセット付きコンパレータとを備えているものとする。
【００１４】
また、請求項５の発明では、前記請求項３における動作タイミング制御手段は、基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として選択する信号選択部とを備えているものとする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は本発明の第１の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。図１において、システム１は第１〜第３の回路ブロック（以下、ブロックと称する）１１，１２，１３を備えている。また、動作制御信号生成部２０はクロックＣＬＫを入力とし、各ブロック１１〜１３に対してそれぞれ、その動作タイミングを制御するための第１〜第３の動作制御信号ＢＣＫ１，ＢＣＫ２，ＢＣＫ３を生成する。
【００１７】
記憶部３０は各ブロック１１〜１３について、与えられた動作制御信号ＢＣＫ１〜ＢＣＫ３に対するピーク電流の発生タイミングを記憶しており、記憶しているピーク電流発生タイミングに応じて設定信号ＳＬＫを出力する。動作制御信号生成部２０はこの設定信号ＳＬＫに応じて、各動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定する。動作制御信号生成部２０および記憶部３０によって、動作タイミング制御手段２が構成されている。
【００１８】
各ブロック１１〜１３は同期回路であり、自己に入力される動作制御信号ＢＣＫ１，ＢＣＫ２，ＢＣＫ３を同期用のクロックとして動作する。また、各ブロック１１〜１３同士は、要求信号ＲＥＱ、完了信号ＣＯＭＰ、データ信号ＤＡＴＡおよびライト信号ＷＲＴを用いてハンドシェイク通信を行う。
【００１９】
図２は図１における動作制御信号生成部２０の構成を示す図である。図２に示すように、動作制御信号生成部２０は、クロックＣＬＫを基にして３種類のタイミング信号ＳＴＭ１，ＳＴＭ２，ＳＴＭ３を生成する信号生成部２１と、信号生成部２１によって生成された３種類のタイミング信号ＳＴＭ１，ＳＴＭ２，ＳＴＭ３の中から、設定信号ＳＬＫに応じて、各ブロック１１〜１３に対する動作制御信号ＢＣＫ１〜ＢＣＫ３をそれぞれ選択する信号選択部２２とを備えている。
【００２０】
信号生成部２１は４個のインバータ回路からなる第１の遅延部２１ａと、８個のインバータ回路からなる第２の遅延部２１ｂとを有する。すなわち、入力されたクロックＣＬＫを、第１のタイミング信号ＳＴＭ１としてそのまま出力するとともに、第１の遅延部２１ａによって遅延させて第２のタイミング信号ＳＴＭ２として出力し、かつ、第２の遅延部２１ｂによって遅延させて第３のタイミング信号ＳＴＭ３として出力する。信号選択部２２は３個のセレクタ２２ａ，２２ｂ，２２ｃを有し、それぞれ、各ブロック１１〜１３に対し、タイミング信号ＳＴＭ１〜ＳＴＭ３のいずれかを動作制御信号ＢＣＫ１〜ＢＣＫ３として選択出力する。
【００２１】
図３はクロックＣＬＫおよび第１〜第３のタイミング信号ＳＴＭ１〜ＳＴＭ３の時間変化を示すタイミングチャートである。第１および第２の遅延部２１ａ，２１ｂを構成する各インバータ回路の遅延時間を１５０ｐｓとすると、図３に示すように、第２のタイミング信号ＳＴＭ２は第１のタイミング信号ＳＴＭ１から０．６ｎｓ遅れ、第３のタイミング信号ＳＴＭ３は第１のタイミング信号ＳＴＭ１から１．２ｎｓ遅れる。
【００２２】
ピーク電流の発生タイミングに応じた動作制御信号ＢＣＫ１〜ＢＣＫ３の設定方法について、図４を用いて説明する。
【００２３】
図１に示すシステム１において、各ブロック１１〜１３について、予め、クロックに対するピーク電流のタイミングを測定しておく。この測定の結果、図４に示すように、第１のブロック１１では、クロックＣＬＫの立上りに対して時間ｔｄだけ遅れてピーク電流が発生し、第２および第３のブロック１２，１３では、クロックＣＬＫの立上りに対して時間遅れなくピーク電流が発生したとする。この場合、第２および第３のブロック１２，１３ではピーク電流発生のタイミングが同時であるので、いわゆる同時スイッチングの問題が生じる。
【００２４】
そこで例えば、第３のブロック１３に対して、動作制御信号ＢＣＫ３として、クロックＣＬＫよりも第１の遅延部２１ａの遅延時間だけ遅延した第２のタイミング信号ＳＴＭ２を与える。これにより、第３のブロック１３のピーク電流発生のタイミングをずらすことができる。これにより、図４の最下に示すように、ピーク電流はシステム１全体でみると平均化され、同時スイッチングノイズが低減される。
【００２５】
すなわち、動作タイミング制御手段２は、各ブロック１１〜１３におけるピーク電流の発生が時間的に拡散するように、動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定することができる。
【００２６】
図５は各ブロック１１〜１３同士のハンドシェイク通信を示すタイミングチャートである。ここでは、第１のブロック１１と第２のブロック１２との間のデータ送受信を例にとって説明する。
【００２７】
まず、ライトサイクル、すなわち第１のブロック１１から第２のブロック１２に対するデータ書き込みについて説明する。第１のブロック１１は要求信号ＲＥＱとライト信号ＷＲＴを立ち下げるとともに、データ信号ＤＡＴＡを出力する。第２のブロック１２はデータ信号ＤＡＴＡを受けると、完了信号ＣＯＭＰを立ち下げる。第１のブロック１１は完了信号ＣＯＭＰの立下りを認識すると、要求信号ＲＥＱとライト信号ＷＲＴを立ち上げるとともに、データ信号ＤＡＴＡの出力を終了する。第２のブロック１２は要求信号ＲＥＱの立上りを認識して完了信号ＣＯＭＰを立ち上げ、これによりライトサイクルが終了する。
【００２８】
リードサイクル、すなわち第１のブロック１１によるデータ読み出しにおいては、第１のブロック１１はライト信号ＷＲＴおよびデータ信号ＤＡＴＡを出力せずに、要求信号ＲＥＱのみを立ち下げる。これに応じて、第２のブロック１２はデータを準備してデータ信号ＤＡＴＡと完了信号ＣＯＭＰを出力する。第１のブロック１１はデータ信号ＤＡＴＡを入力すると、要求信号ＲＥＱを立ち上げる。第２のブロック１２は要求信号ＲＥＱの立上りを認識すると、データ信号ＤＡＴＡの出力を終了し、完了信号ＣＯＭＰを立ち上げ、これによりリードサイクルが終了する。
【００２９】
このようなハンドシェイク通信によって、各ブロック１１〜１３の動作タイミングがずれても、互いにデータ入出力を行うことが可能となる。
【００３０】
なお、ピーク電流発生タイミングを記憶する記憶部は、各ブロック内にそれぞれ設けてもよい。
【００３１】
また、複数種類の動作周波数で動作可能なシステムの場合には、動作周波数に応じた動作制御信号を各ブロックに対して供給できるように構成するのが好ましい。すなわち、ピーク電流の発生タイミングは動作周波数によって異なる場合があるので、ピーク電流の発生を時間的に拡散させるためには、各動作周波数毎に、これに応じた動作制御信号を供給する必要がある。この場合、例えば、記憶部３０に各動作周波数に応じた設定信号ＳＬＫを記憶させるとともに、動作制御信号生成部２０の信号生成部２１を各動作周波数毎に設けておけばよい。
【００３２】
（第２の実施形態）
図６は本発明の第２の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。図６において、システム１Ａは第１〜第３のブロック１１Ａ〜１３Ａを備えており、各ブロック１１Ａ〜１３Ａはそれぞれ、与えられた動作制御信号ＢＣＫ１〜ＢＣＫ３に対するピーク電流の発生タイミングを検出するピーク電流検出部４１〜４３を有している。
【００３３】
各ピーク電流検出部４１〜４３は、検出したピーク電流のタイミング情報Ｔｍ１，Ｔｍ２，Ｔｍ３をプロセッサ３１に送り、プロセッサ３１は受けたピーク電流のタイミング情報Ｔｍ１〜Ｔｍ３を基にして設定信号ＳＬＫを出力する。動作制御信号生成部２０は第１の実施形態と同様に構成されており、プロセッサ３１から送られた設定信号ＳＬＫに応じて、各動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定する。動作制御信号生成部２０およびプロセッサ３１によって、動作タイミング制御手段２Ａが構成されている。
【００３４】
各ブロック１１Ａ〜１３Ａは同期回路であり、自己に入力される動作制御信号ＢＣＫ１〜ＢＣＫ３を同期用のクロックとして動作する。また、各ブロック１１Ａ〜１３Ａ同士は第１の実施形態と同様に、要求信号ＲＥＱ、完了信号ＣＯＭＰ、データ信号ＤＡＴＡおよびライト信号ＷＲＴを用いてハンドシェイク通信を行う。
【００３５】
図７は図６におけるピーク電流検出部４１〜４３の構成を示す図である。図７において、ピーク電流検出部４１〜４３は電源ＶＤＤと回路部５１との間に設けられた抵抗５２と、抵抗５２の両端電圧を差動入力とするオフセット付きコンパレータ５３とを備えている。例えば抵抗５２の抵抗値を０．５Ω、コンパレータ５３のオフセット電圧を０．１Ｖとすると、電源ＶＤＤから回路部５１に向かって流れる電流Ｉ１が２００ｍＡを超えると、コンパレータ５３は出力電圧Ｖsig として“１”を出力する。すなわち、電流Ｉ１が２００ｍＡを超えたときこれをピーク電流として検出することができる。なお、抵抗５２の抵抗値はその電圧降下によって回路部５１の動作に影響を与えないような値に設定する。
【００３６】
ピーク電流検出部４１〜４３はさらにカウンタ５４およびラッチ５５を備えている。カウンタ５４（ここでは２ビット）はオーバサンプリングされたクロックＯＳＣＬＫをカウントする。ラッチ５５はコンパレータ５３の出力信号Ｖsig が“１”のときイネーブルとなり、このときにカウンタ５４の出力をオーバサンプリングクロックＯＳＣＬＫのエッジでラッチする。ラッチ５５の出力は、ピーク電流のタイミング情報Ｔｍ１〜Ｔｍ３として出力される。また、カウンタ５４は元のクロックＣＬＫによってリセットされる。
【００３７】
図８は図７に示すピーク電流検出部４１〜４３の動作を示すタイミングチャートである。図８では、オーバサンプリングクロックＯＳＣＬＫは元のクロックＣＬＫの３倍の周波数を持つものとしている。図８に示すように、カウンタ５４はオーバサンプリングクロックＯＳＣＬＫをカウントし、かつ、元のクロックＣＬＫによってリセットされるので、「００」「０１」「１０」の３種類の値を繰り返し出力する。コンパレータ５３は、入力すなわち抵抗５２の両端電圧が０．１Ｖを超えているとき、出力信号Ｖsig として“１”を出力し、この間、ラッチ５５はイネーブルとなる。ラッチ５５はイネーブルの間にオーバサンプリングクロックＯＳＣＬＫが立ち上がると、カウンタ５４の出力をラッチする。図８の場合には、ラッチ５５によって「００」がラッチされ、これがピーク電流タイミング情報Ｔｍ１〜Ｔｍ３として出力される。
【００３８】
このようなピーク電流検出部４１〜４３によって、クロックＣＬＫのサイクル期間におけるピーク電流発生のタイミングを示すディジタル値であるタイミング情報Ｔｍ１〜Ｔｍ３を、出力することができる。
【００３９】
図９はタイミング情報Ｔｍ１〜Ｔｍ３と動作制御信号ＢＣＫ１〜ＢＣＫ３との関係を示す図である。プロセッサ３１は、各ピーク電流検出部４１〜４３から出力されたピーク電流タイミング情報Ｔｍ１〜Ｔｍ３に応じて、図９に示す関係に基づいて動作制御信号生成部から動作制御信号ＢＣＫ１〜ＢＣＫ３が出力されるように、設定信号ＳＬＫを生成出力する。すなわち、動作タイミング制御手段２Ａは、各ブロック１１Ａ〜１３Ａにおけるピーク電流の発生が時間的に拡散するように、動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定することができる。
【００４０】
なお、プロセッサ３１の代わりに、図９に示す関係に基づいて設定信号ＳＬＫを生成出力できるような他の構成を用いることも可能である。例えば図９に示す関係をＲＯＭに記憶させて、タイミング情報Ｔｍ１〜Ｔｍ３に応じたアドレスを指定して設定信号ＳＬＫを読み出すようにしてもかまわない。
【００４１】
トランジスタなどの半導体を用いたシステムでは、例えば温度変化に応じて遅延値も大きく変化する。例えばあるシステムにおいて、２７℃において遅延値が３ｎｓであっても、１２５℃においては遅延値が５ｎｓになる場合がある。このような遅延値の変化に伴い、ピーク電流の発生タイミングも変化する。したがって、本実施形態のように、ピーク電流のタイミングを常に検出し、検出したピーク電流のタイミングに応じてその都度、動作制御信号を設定することは、きわめて有効である。
【００４２】
なお、オーバサンプリングクロックの周波数やカウンタのビット数は、本実施形態で示したものに限られるものではなく、必要となるピーク電流発生タイミングの精度に応じて任意に定めればよい。また、ピーク電流の検出精度を高めるために、オフセット電圧の異なる複数のコンパレータを用いてもかまわない。この場合、各コンパレータの出力とラッチのイネーブル入力との間に、適当な論理回路を設ければよい。
【００４３】
【発明の効果】
以上のように本発明によると、動作制御信号のタイミングは、予め記憶された、またはピーク電流検出部によって検出された、ピーク電流の発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。したがって、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。
【図２】 図１の動作制御信号生成部の構成を示す図である。
【図３】 クロックおよび第１〜第３のタイミング信号の時間変化を示すタイミングチャートである。
【図４】 ピーク電流の発生タイミングに応じた動作制御信号の設定方法を説明するための図である。
【図５】 各ブロック同士のハンドシェイク通信を示すタイミングチャートである。
【図６】 本発明の第２の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。
【図７】 図６のピーク電流検出部の構成を示す図である。
【図８】 図７に示すピーク電流検出部４１〜４３の動作を示すタイミングチャートである。
【図９】 タイミング情報と動作制御信号との関係を示す図である。
【符号の説明】
１，１Ａ システム
２，２Ａ 動作タイミング制御手段
１１，１２，１３，１１Ａ，１２Ａ，１３Ａ 回路ブロック
ＢＣＫ１〜ＢＣＫ３ 動作制御信号
２０ 動作制御信号生成部
２１ 信号生成部
２２ 信号選択部
３０ 記憶部
ＳＴＭ１〜ＳＴＭ３ タイミング信号
４１〜４３ ピーク電流検出部
５２ 抵抗
５３ オフセット付きコンパレータ
【発明の属する技術分野】
本発明は、複数の回路ブロックを有するシステムに関するものであり、特に、同時スイッチングノイズを抑制できるような動作タイミング制御機能に係る技術に属する。
【０００２】
【従来の技術】
近年の半導体集積回路は、複数の回路ブロックによって構成されることが多い。例えば、ＭＣＵ（Micro Controler Unit）はＣＰＵ、メモリの他、複数種類の回路ブロックによって構成される。
【０００３】
一方、近年の半導体集積回路におけるノイズ発生の主たる原因の１つは、ゲート容量や配線容量のチャージ、ディスチャージである。そして、多くの回路ブロックが同時にチャージ、ディスチャージを行う場合には、その分システム全体として大きなノイズが発生する。このようなノイズのことを一般に、同時スイッチングノイズと呼ぶ。
【０００４】
複数の回路ブロックを有するシステムにおいて、同時スイッチングノイズを抑制するための従来技術としては、外部から供給される基本クロックを遅延させる遅延回路を設けて、各回路ブロックに対し、基本クロックまたは遅延クロックのいずれかを切替信号に応じて選択してクロックとして供給する、というものがある（特開平１０−９１２７４号公報参照）。
【０００５】
【発明が解決しようとする課題】
実際の回路では、クロックの立上りの直後にピーク電流が発生するものの他に、クロックの立上りからしばらく遅れてピーク電流が発生するものが存在する。例えば、規模の大きな組合せ回路を含む回路ブロックにおいて、この組合せ回路が回路ブロックに与えられるクロックのタイミングよりも遅れて動作する場合には、この回路ブロックにおけるピーク電流は、クロックの立上りからしばらく遅れて発生する。また、その遅れ度合は回路ブロックの内部構成に応じて様々である。
【０００６】
しかしながら、前述した従来技術では、ピーク電流はクロック立上りの直後に発生することを前提としており、ピーク電流の発生タイミングが回路ブロック毎に異なることについては何ら考慮されていない。したがって、クロックの立上りから遅れてピーク電流が発生するような回路ブロックがシステムに含まれている場合には、従来技術では、必ずしも同時スイッチングノイズを抑制することはできない。
【０００７】
前記の問題に鑑み、本発明は、複数の回路ブロックを有するシステムにおいて、各回路ブロックにおけるピーク電流発生のタイミングにかかわらず、同時スイッチングノイズを確実に抑制可能にすることを課題とする。
【０００８】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、動作タイミング制御機能を有するシステムとして、複数の回路ブロックと、前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、前記動作タイミング制御手段は、前記各回路ブロックについて、与えられた動作制御信号に対するピーク電流の発生タイミングを記憶しており、この記憶したピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定するものである。
【０００９】
請求項１の発明によると、各回路ブロックについて、与えられた動作制御信号に対するピーク電流の発生タイミングが動作タイミング制御手段に記憶されており、動作制御信号のタイミングは、この記憶したピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。このため、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【００１０】
また、請求項２の発明では、前記請求項１における動作タイミング制御手段は、基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として選択する信号選択部とを備えているものとする。
【００１１】
また、請求項３の発明が講じた解決手段は、動作タイミング制御機能を有するシステムとして、複数の回路ブロックと、前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、前記各回路ブロックは、それぞれ、与えられた動作制御信号に対するピーク電流の発生タイミングを検出するピーク電流検出部を有しており、前記動作タイミング制御手段は、前記ピーク電流検出部によって検出された各回路ブロックにおけるピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定するものである。
【００１２】
請求項３の発明によると、各回路ブロックに設けられたピーク電流検出部によって、各回路ブロックにおける，与えられた動作制御信号に対するピーク電流の発生タイミングが検出され、動作制御信号のタイミングは、この検出されたピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。このため、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【００１３】
そして、請求項４の発明では、前記請求項３におけるピーク電流検出部はそれぞれ、電源から当該回路ブロックへの電流供給経路に挿入された抵抗と、前記抵抗の両端電圧を差動入力とするオフセット付きコンパレータとを備えているものとする。
【００１４】
また、請求項５の発明では、前記請求項３における動作タイミング制御手段は、基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として選択する信号選択部とを備えているものとする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は本発明の第１の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。図１において、システム１は第１〜第３の回路ブロック（以下、ブロックと称する）１１，１２，１３を備えている。また、動作制御信号生成部２０はクロックＣＬＫを入力とし、各ブロック１１〜１３に対してそれぞれ、その動作タイミングを制御するための第１〜第３の動作制御信号ＢＣＫ１，ＢＣＫ２，ＢＣＫ３を生成する。
【００１７】
記憶部３０は各ブロック１１〜１３について、与えられた動作制御信号ＢＣＫ１〜ＢＣＫ３に対するピーク電流の発生タイミングを記憶しており、記憶しているピーク電流発生タイミングに応じて設定信号ＳＬＫを出力する。動作制御信号生成部２０はこの設定信号ＳＬＫに応じて、各動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定する。動作制御信号生成部２０および記憶部３０によって、動作タイミング制御手段２が構成されている。
【００１８】
各ブロック１１〜１３は同期回路であり、自己に入力される動作制御信号ＢＣＫ１，ＢＣＫ２，ＢＣＫ３を同期用のクロックとして動作する。また、各ブロック１１〜１３同士は、要求信号ＲＥＱ、完了信号ＣＯＭＰ、データ信号ＤＡＴＡおよびライト信号ＷＲＴを用いてハンドシェイク通信を行う。
【００１９】
図２は図１における動作制御信号生成部２０の構成を示す図である。図２に示すように、動作制御信号生成部２０は、クロックＣＬＫを基にして３種類のタイミング信号ＳＴＭ１，ＳＴＭ２，ＳＴＭ３を生成する信号生成部２１と、信号生成部２１によって生成された３種類のタイミング信号ＳＴＭ１，ＳＴＭ２，ＳＴＭ３の中から、設定信号ＳＬＫに応じて、各ブロック１１〜１３に対する動作制御信号ＢＣＫ１〜ＢＣＫ３をそれぞれ選択する信号選択部２２とを備えている。
【００２０】
信号生成部２１は４個のインバータ回路からなる第１の遅延部２１ａと、８個のインバータ回路からなる第２の遅延部２１ｂとを有する。すなわち、入力されたクロックＣＬＫを、第１のタイミング信号ＳＴＭ１としてそのまま出力するとともに、第１の遅延部２１ａによって遅延させて第２のタイミング信号ＳＴＭ２として出力し、かつ、第２の遅延部２１ｂによって遅延させて第３のタイミング信号ＳＴＭ３として出力する。信号選択部２２は３個のセレクタ２２ａ，２２ｂ，２２ｃを有し、それぞれ、各ブロック１１〜１３に対し、タイミング信号ＳＴＭ１〜ＳＴＭ３のいずれかを動作制御信号ＢＣＫ１〜ＢＣＫ３として選択出力する。
【００２１】
図３はクロックＣＬＫおよび第１〜第３のタイミング信号ＳＴＭ１〜ＳＴＭ３の時間変化を示すタイミングチャートである。第１および第２の遅延部２１ａ，２１ｂを構成する各インバータ回路の遅延時間を１５０ｐｓとすると、図３に示すように、第２のタイミング信号ＳＴＭ２は第１のタイミング信号ＳＴＭ１から０．６ｎｓ遅れ、第３のタイミング信号ＳＴＭ３は第１のタイミング信号ＳＴＭ１から１．２ｎｓ遅れる。
【００２２】
ピーク電流の発生タイミングに応じた動作制御信号ＢＣＫ１〜ＢＣＫ３の設定方法について、図４を用いて説明する。
【００２３】
図１に示すシステム１において、各ブロック１１〜１３について、予め、クロックに対するピーク電流のタイミングを測定しておく。この測定の結果、図４に示すように、第１のブロック１１では、クロックＣＬＫの立上りに対して時間ｔｄだけ遅れてピーク電流が発生し、第２および第３のブロック１２，１３では、クロックＣＬＫの立上りに対して時間遅れなくピーク電流が発生したとする。この場合、第２および第３のブロック１２，１３ではピーク電流発生のタイミングが同時であるので、いわゆる同時スイッチングの問題が生じる。
【００２４】
そこで例えば、第３のブロック１３に対して、動作制御信号ＢＣＫ３として、クロックＣＬＫよりも第１の遅延部２１ａの遅延時間だけ遅延した第２のタイミング信号ＳＴＭ２を与える。これにより、第３のブロック１３のピーク電流発生のタイミングをずらすことができる。これにより、図４の最下に示すように、ピーク電流はシステム１全体でみると平均化され、同時スイッチングノイズが低減される。
【００２５】
すなわち、動作タイミング制御手段２は、各ブロック１１〜１３におけるピーク電流の発生が時間的に拡散するように、動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定することができる。
【００２６】
図５は各ブロック１１〜１３同士のハンドシェイク通信を示すタイミングチャートである。ここでは、第１のブロック１１と第２のブロック１２との間のデータ送受信を例にとって説明する。
【００２７】
まず、ライトサイクル、すなわち第１のブロック１１から第２のブロック１２に対するデータ書き込みについて説明する。第１のブロック１１は要求信号ＲＥＱとライト信号ＷＲＴを立ち下げるとともに、データ信号ＤＡＴＡを出力する。第２のブロック１２はデータ信号ＤＡＴＡを受けると、完了信号ＣＯＭＰを立ち下げる。第１のブロック１１は完了信号ＣＯＭＰの立下りを認識すると、要求信号ＲＥＱとライト信号ＷＲＴを立ち上げるとともに、データ信号ＤＡＴＡの出力を終了する。第２のブロック１２は要求信号ＲＥＱの立上りを認識して完了信号ＣＯＭＰを立ち上げ、これによりライトサイクルが終了する。
【００２８】
リードサイクル、すなわち第１のブロック１１によるデータ読み出しにおいては、第１のブロック１１はライト信号ＷＲＴおよびデータ信号ＤＡＴＡを出力せずに、要求信号ＲＥＱのみを立ち下げる。これに応じて、第２のブロック１２はデータを準備してデータ信号ＤＡＴＡと完了信号ＣＯＭＰを出力する。第１のブロック１１はデータ信号ＤＡＴＡを入力すると、要求信号ＲＥＱを立ち上げる。第２のブロック１２は要求信号ＲＥＱの立上りを認識すると、データ信号ＤＡＴＡの出力を終了し、完了信号ＣＯＭＰを立ち上げ、これによりリードサイクルが終了する。
【００２９】
このようなハンドシェイク通信によって、各ブロック１１〜１３の動作タイミングがずれても、互いにデータ入出力を行うことが可能となる。
【００３０】
なお、ピーク電流発生タイミングを記憶する記憶部は、各ブロック内にそれぞれ設けてもよい。
【００３１】
また、複数種類の動作周波数で動作可能なシステムの場合には、動作周波数に応じた動作制御信号を各ブロックに対して供給できるように構成するのが好ましい。すなわち、ピーク電流の発生タイミングは動作周波数によって異なる場合があるので、ピーク電流の発生を時間的に拡散させるためには、各動作周波数毎に、これに応じた動作制御信号を供給する必要がある。この場合、例えば、記憶部３０に各動作周波数に応じた設定信号ＳＬＫを記憶させるとともに、動作制御信号生成部２０の信号生成部２１を各動作周波数毎に設けておけばよい。
【００３２】
（第２の実施形態）
図６は本発明の第２の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。図６において、システム１Ａは第１〜第３のブロック１１Ａ〜１３Ａを備えており、各ブロック１１Ａ〜１３Ａはそれぞれ、与えられた動作制御信号ＢＣＫ１〜ＢＣＫ３に対するピーク電流の発生タイミングを検出するピーク電流検出部４１〜４３を有している。
【００３３】
各ピーク電流検出部４１〜４３は、検出したピーク電流のタイミング情報Ｔｍ１，Ｔｍ２，Ｔｍ３をプロセッサ３１に送り、プロセッサ３１は受けたピーク電流のタイミング情報Ｔｍ１〜Ｔｍ３を基にして設定信号ＳＬＫを出力する。動作制御信号生成部２０は第１の実施形態と同様に構成されており、プロセッサ３１から送られた設定信号ＳＬＫに応じて、各動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定する。動作制御信号生成部２０およびプロセッサ３１によって、動作タイミング制御手段２Ａが構成されている。
【００３４】
各ブロック１１Ａ〜１３Ａは同期回路であり、自己に入力される動作制御信号ＢＣＫ１〜ＢＣＫ３を同期用のクロックとして動作する。また、各ブロック１１Ａ〜１３Ａ同士は第１の実施形態と同様に、要求信号ＲＥＱ、完了信号ＣＯＭＰ、データ信号ＤＡＴＡおよびライト信号ＷＲＴを用いてハンドシェイク通信を行う。
【００３５】
図７は図６におけるピーク電流検出部４１〜４３の構成を示す図である。図７において、ピーク電流検出部４１〜４３は電源ＶＤＤと回路部５１との間に設けられた抵抗５２と、抵抗５２の両端電圧を差動入力とするオフセット付きコンパレータ５３とを備えている。例えば抵抗５２の抵抗値を０．５Ω、コンパレータ５３のオフセット電圧を０．１Ｖとすると、電源ＶＤＤから回路部５１に向かって流れる電流Ｉ１が２００ｍＡを超えると、コンパレータ５３は出力電圧Ｖsig として“１”を出力する。すなわち、電流Ｉ１が２００ｍＡを超えたときこれをピーク電流として検出することができる。なお、抵抗５２の抵抗値はその電圧降下によって回路部５１の動作に影響を与えないような値に設定する。
【００３６】
ピーク電流検出部４１〜４３はさらにカウンタ５４およびラッチ５５を備えている。カウンタ５４（ここでは２ビット）はオーバサンプリングされたクロックＯＳＣＬＫをカウントする。ラッチ５５はコンパレータ５３の出力信号Ｖsig が“１”のときイネーブルとなり、このときにカウンタ５４の出力をオーバサンプリングクロックＯＳＣＬＫのエッジでラッチする。ラッチ５５の出力は、ピーク電流のタイミング情報Ｔｍ１〜Ｔｍ３として出力される。また、カウンタ５４は元のクロックＣＬＫによってリセットされる。
【００３７】
図８は図７に示すピーク電流検出部４１〜４３の動作を示すタイミングチャートである。図８では、オーバサンプリングクロックＯＳＣＬＫは元のクロックＣＬＫの３倍の周波数を持つものとしている。図８に示すように、カウンタ５４はオーバサンプリングクロックＯＳＣＬＫをカウントし、かつ、元のクロックＣＬＫによってリセットされるので、「００」「０１」「１０」の３種類の値を繰り返し出力する。コンパレータ５３は、入力すなわち抵抗５２の両端電圧が０．１Ｖを超えているとき、出力信号Ｖsig として“１”を出力し、この間、ラッチ５５はイネーブルとなる。ラッチ５５はイネーブルの間にオーバサンプリングクロックＯＳＣＬＫが立ち上がると、カウンタ５４の出力をラッチする。図８の場合には、ラッチ５５によって「００」がラッチされ、これがピーク電流タイミング情報Ｔｍ１〜Ｔｍ３として出力される。
【００３８】
このようなピーク電流検出部４１〜４３によって、クロックＣＬＫのサイクル期間におけるピーク電流発生のタイミングを示すディジタル値であるタイミング情報Ｔｍ１〜Ｔｍ３を、出力することができる。
【００３９】
図９はタイミング情報Ｔｍ１〜Ｔｍ３と動作制御信号ＢＣＫ１〜ＢＣＫ３との関係を示す図である。プロセッサ３１は、各ピーク電流検出部４１〜４３から出力されたピーク電流タイミング情報Ｔｍ１〜Ｔｍ３に応じて、図９に示す関係に基づいて動作制御信号生成部から動作制御信号ＢＣＫ１〜ＢＣＫ３が出力されるように、設定信号ＳＬＫを生成出力する。すなわち、動作タイミング制御手段２Ａは、各ブロック１１Ａ〜１３Ａにおけるピーク電流の発生が時間的に拡散するように、動作制御信号ＢＣＫ１〜ＢＣＫ３のタイミングを設定することができる。
【００４０】
なお、プロセッサ３１の代わりに、図９に示す関係に基づいて設定信号ＳＬＫを生成出力できるような他の構成を用いることも可能である。例えば図９に示す関係をＲＯＭに記憶させて、タイミング情報Ｔｍ１〜Ｔｍ３に応じたアドレスを指定して設定信号ＳＬＫを読み出すようにしてもかまわない。
【００４１】
トランジスタなどの半導体を用いたシステムでは、例えば温度変化に応じて遅延値も大きく変化する。例えばあるシステムにおいて、２７℃において遅延値が３ｎｓであっても、１２５℃においては遅延値が５ｎｓになる場合がある。このような遅延値の変化に伴い、ピーク電流の発生タイミングも変化する。したがって、本実施形態のように、ピーク電流のタイミングを常に検出し、検出したピーク電流のタイミングに応じてその都度、動作制御信号を設定することは、きわめて有効である。
【００４２】
なお、オーバサンプリングクロックの周波数やカウンタのビット数は、本実施形態で示したものに限られるものではなく、必要となるピーク電流発生タイミングの精度に応じて任意に定めればよい。また、ピーク電流の検出精度を高めるために、オフセット電圧の異なる複数のコンパレータを用いてもかまわない。この場合、各コンパレータの出力とラッチのイネーブル入力との間に、適当な論理回路を設ければよい。
【００４３】
【発明の効果】
以上のように本発明によると、動作制御信号のタイミングは、予め記憶された、またはピーク電流検出部によって検出された、ピーク電流の発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、設定される。したがって、各回路ブロックにおけるピーク電流発生タイミングが回路ブロック毎に異なっていても、同時スイッチングノイズを確実に抑制することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。
【図２】 図１の動作制御信号生成部の構成を示す図である。
【図３】 クロックおよび第１〜第３のタイミング信号の時間変化を示すタイミングチャートである。
【図４】 ピーク電流の発生タイミングに応じた動作制御信号の設定方法を説明するための図である。
【図５】 各ブロック同士のハンドシェイク通信を示すタイミングチャートである。
【図６】 本発明の第２の実施形態に係る動作タイミング制御機能を有するシステムの概略構成を示す図である。
【図７】 図６のピーク電流検出部の構成を示す図である。
【図８】 図７に示すピーク電流検出部４１〜４３の動作を示すタイミングチャートである。
【図９】 タイミング情報と動作制御信号との関係を示す図である。
【符号の説明】
１，１Ａ システム
２，２Ａ 動作タイミング制御手段
１１，１２，１３，１１Ａ，１２Ａ，１３Ａ 回路ブロック
ＢＣＫ１〜ＢＣＫ３ 動作制御信号
２０ 動作制御信号生成部
２１ 信号生成部
２２ 信号選択部
３０ 記憶部
ＳＴＭ１〜ＳＴＭ３ タイミング信号
４１〜４３ ピーク電流検出部
５２ 抵抗
５３ オフセット付きコンパレータ
Claims (5)
- 複数の回路ブロックと、
前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、
前記動作タイミング制御手段は、
前記各回路ブロックについて、与えられた動作制御信号に対するピーク電流の発生タイミングを記憶しており、この記憶したピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定する
ことを特徴とする動作タイミング制御機能を有するシステム。 - 請求項１において、
前記動作タイミング制御手段は、
基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、
前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として、選択する信号選択部とを備えている
ことを特徴とする動作タイミング制御機能を有するシステム。 - 複数の回路ブロックと、
前記複数の回路ブロックに対して、その動作タイミングを制御するための動作制御信号をそれぞれ与える動作タイミング制御手段とを備え、
前記各回路ブロックは、それぞれ、与えられた動作制御信号に対するピーク電流の発生タイミングを検出するピーク電流検出部を有しており、
前記動作タイミング制御手段は、
前記ピーク電流検出部によって検出された各回路ブロックにおけるピーク電流発生タイミングに基づいて、システム全体におけるピーク電流の発生が時間的に拡散するように、動作制御信号のタイミングを設定する
ことを特徴とする動作タイミング制御機能を有するシステム。 - 請求項３において、
前記ピーク電流検出部は、それぞれ、
電源から当該回路ブロックへの電流供給経路に挿入された抵抗と、
前記抵抗の両端電圧を差動入力とするオフセット付きコンパレータとを備えている
ことを特徴とする動作タイミング制御機能を有するシステム。 - 請求項３において、
前記動作タイミング制御手段は、
基準クロックを基にして、タイミングの異なる複数のタイミング信号を生成する信号生成部と、
前記信号生成部によって生成された複数のタイミング信号のいずれかを、前記各回路ブロックに対して与える動作制御信号として、選択する信号選択部とを備えている
ことを特徴とする動作タイミング制御機能を有するシステム。
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