KR100588375B1 - 셋업/홀드 타임 제어 회로 - Google Patents

Abstract

본 발명은 셋업/홀드 타임 제어 회로에 관한 것으로써, 특히, 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서 서로 다른 클럭을 사용하는 레지스터들을 연결할 경우 전달되는 신호의 준안정(Metastability) 현상을 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서, 서로 다른 클럭을 사용하는 레지스터들을 연결할 경우 레지스터에서 데이타가 변하는 부분을 감지하고 셋업 타임의 바이얼레이션(Violation)을 감지하여 이를 일정시간 지연하며, 이 출력값에서 준안정하지 않은 데이타를 선택하여 출력함으로써 칩의 안정적인 동작을 수행할 수 있도록 한다.

Description

셋업/홀드 타임 제어 회로{Setup/hold time control circuit}

도 1 내지 도 4는 종래기술의 셋업/홀드 타임 제어 회로에 관한 구성도 및 동작 타이밍도.

도 5는 본 발명에 따른 셋업/홀드 타임 제어 회로에 관한 구성도.

도 6은 본 발명에 다른 셋업/홀드 타임 제어 회로의 동작 타이밍도.

본 발명은 셋업/홀드 타임 제어 회로에 관한 것으로써, 특히, 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서 서로 다른 클럭을 사용하는 레지스터들을 연결할 경우 전달되는 신호의 준안정(Metastability) 현상을 없앨 수 있도록 하는 기술이다.

일반적으로 레지스터의 데이타가 정상적인 값을 저장하기 위해서는 클럭에 대하여 정상적인 셋업 타임(Setup time)과 홀드 타임(Hold time)을 요구한다. 여기서, 셋업 타임은 클럭에 의해 입력신호가 샘플링(또는 래치) 되기 이전에 일정시간 동안 입력신호가 안정된 값을 가지고 있어야 됨을 의미한다. 그리고, 홀드 타임은 클럭에 의해 입력 신호를 샘플링한 이후에 일정시간 동안 입력신호가 안정된 값을 가지고 있어야 됨을 의미한다.

도 1의 실시예는 서로 다른 클럭 CLKA,CLKB을 사용하는 레지스터들(1,2)을 연결하여 입력신호를 생성하는 경우를 나타낸다.

클럭 CLKB를 사용하는 레지스터(2)는 클럭 CLKA를 사용하는 레지스터(1)로부터 인가되는 입력신호 RIN를 이용하여 출력신호 ROUT를 생성한다.

이러한 구조에서 두 레지스터(1,2)의 클럭이 동일한 경우에는 레지스터(1,2) 내부의 신호처리 시간이 있기 때문에 적정한 셋업/홀드 타임을 만족할 수 있다. 하지만, 두 레지스터(1,2)에서 사용되는 클럭 CLKA,CLKB이 서로 다른 경우에는 (A)에서 보는 바와 같이 셋업/홀드 타임 바이얼레이션(Violation)이 발생하여 클럭 CLKA에서 클럭 천이가 발생하게 되는 문제점이 있다.

도 2는 도 1의 레지스터(2)에서 셋업/홀드 타임 바이얼레이션이 발생한 경우 출력신호 ROUT가 영향을 받을 수 있음을 나타낸다.

레지스터(2)에서 입력신호 RIN이 천이하는 순간에 클럭 CLKB도 천이하는 상황이 발생할 수 있다. 하지만, 입력신호 RIN가 안정된 값이 아니기 때문에 출력신호 ROUT가 안정된 상태가 되는 준비 구간이 비정상적으로 길어지게 된다. 이러한 상태를 준안정(Metastability) 상태라고 한다.

그런데, 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서 이러한 준안정 상태가 존재할 경우 다음과 같은 문제점이 발생할 수 있다.

첫째, 준안정한 데이타가 다음 회로에 전달되어 전체 회로가 비정상적으로 동작하게 된다.

둘째, 입력신호가 인가되는 레지스터 내부의 NMOS와 PMOS가 동시에 턴온되어 형성되면, 전원 전압 VDD와 그라운드 전압 GND 사이에 작은 저항 성분을 갖는 전류 경로가 생기게 되고, 이 저항 경로에 급격한 전류가 흐르게 되어 회로의 파손을 유발하게 된다.

이러한 문제점을 해결하기 위하여 도 3에서와 같은 셋업/홀드 타임 제어 회로가 개시된 바 있다.

도 3의 실시예는, 클럭 CLKA를 사용하는 레지스터 A(3), 조합로직(4), 및 클럭 CLKB를 사용하는 레지스터(5, 6)를 구비하는 셋업/홀드 타임 제어 회로(7)를 구비한다.

이러한 구성을 갖는 종래기술에서 도 4의 동작 타이밍도를 참조하여 그 동작을 설명하면 다음과 같다.

먼저, T1에서 클럭 CLKB가 하이로 천이하면 입력신호 RIN에 따라 레지스터(5)의 출력 X이 서서히 변하게 된다. 이때, 레지스터(6)는 출력 X의 값의 변화가 크지 않기 때문에 출력 Y의 값으로 "0"을 출력한다.

이후에, T1의 한 클럭 이후에 T2에서 출력 X는 비록 "1"의 값으로 안정화되지 않더라도 출력 X의 값이 "1"로 판단될 정도의 신호크기를 가지고 있기 때문에 레지스터(6)는 출력 Y의 값으로 "1"을 출력한다.

그런데, 이러한 도 3의 구성은 레지스터(5)의 출력 X가 1클럭의 주기 이내에 준안정적인 상태를 벗어난 경우에만 정상적인 출력값을 생성할 수 있게된다. 즉, 레지스터(6)의 출력 Y에 준안정적인 데이타가 존재할 경우 상술된 조건을 충족할 수 없게 된다.

또한, 레지스터(6)의 출력 Y가 레지스터(5)의 출력 X에 비해서 1클럭 늦게 출력되기 때문에 타임 임계(Time critical) 어플리케이션 회로에서는 도 3과 같은 구조를 사용할 수 없게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서 서로 다른 클럭을 사용하는 레지스터들을 연결할 경우 안정적인 신호를 전달하여 셋업/홀드 타임을 제어할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 셋업/홀드 타임 제어 회로는, 서로 다른 클럭을 사용하는 복수개의 레지스터들을 연결하는 경우 전달되는 신호의 안정성을 제공하기 위한 것으로, 상기 복수개의 레지스터 중 제1 클럭에 동기하여 동작하는 입력 레지스터로부터 인가된 입력신호의 셋업 홀드 타임을 제어하는 안정화 제어부; 및 상기 입력 레지스터에서의 데이타 변화를 검출하고, 상기 데이타의 변화 검출 여부에 따라 제 2클럭에 동기하여 상기 입력신호를 일정시간 지연하며 복수개의 상기 출력 레지스터 중 어느 하나의 출력값을 선택하여 출력하는 출력 제어부;를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 5는 본 발명에 따른 셋업/홀드 타임 제어 회로의 설명에 제공되는 블럭도이다.

도 5를 참조하면, 클럭 CLKA를 사용하는 레지스터(11), 조합로직(12), 및 본 발명에 따른 셋업/홀드 타임 제어 회로(100)를 포함한다.

셋업/홀드 타임 제어 회로(100)는 안정화 제어부(10)와 출력 제어부(20)를 구비한다. 여기서, 안정화 제어부(10)는 동일한 클럭 CLKB를 사용하는 레지스터(13,14)를 구비한다.

그리고, 출력 제어부(20)는 입력 데이타 검출부(21), 데이타 감지부(22), 및 데이타 선택부(23)를 구비한다.

여기서, 입력 데이타 검출부(21)는 레지스터 R4와, 배타적 오아게이트 XOR1을 구비하여 입력 데이타가 변하는 부분을 감지한다. 레지스터 R4는 클럭 CLKA에 동기하여 입력신호 B를 지연하여 출력신호 C를 출력한다. 배타적 오아게이트 XOR1는 입력신호 B와 출력신호 C를 논리연산하여 출력신호 D를 출력한다.

데이터 감지부(22)는, 래치 LAT, 레지스터 R5, 베타적 오아게이트 XOR2, 및 엔드 게이트 AND를 구비한다. 그리고 래치 LAT, 레지스터 R5를 통해 셋업 타임의 바이올레이션을 방지한다. 래치 LAT는 클럭 CLKB에 동기하여 입력신호 D를 래치하여 출력신호 E를 출력한다. 레지스터 R5는 클럭 CLKB에 동기하여 입력신호 E를 지연하여 출력신호 F를 출력한다. 배타적 오아게이트 XOR2는 입력신호 E와 출력신호 F를 논리연산하여 출력신호 G를 출력한다. 앤드게이트 AND는 입력신호 D와 출력신 호 G를 앤드연산하여 출력신호 H를 출력한다.

데이타 선택부(23)는 멀티플렉서(24) 및 IV1으로 구성된다. 데이터 선택부(23)는 입력신호 H가 "1"일 때에는 IV1에 의해 반전된 레지스터(14)의 출력을 선택하고, "0"일 경우에는 레지스터(13)의 출력을 선택하여 출력한다.

이러한 구성을 갖는 본 발명의 동작 과정을 도 6의 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 안정화 제어부(10)의 동작 과정을 살펴보면 다음과 같다.

클럭 CLKA가 하이로 천이되고 일정시간 이후에 클럭 CLKB가 하이로 천이하면 조합로직(12)의 출력에 따라 레지스터(13)의 출력이 서서히 변하게 된다. 이때 레지스터(13)는 출력값의 변화가 크지 않기 때문에 출력값으로 "0"을 출력한다.

이후에, 한 클럭 이후에 레지스터(13)의 출력은 비록 "1"의 값으로 안정화되지 않더라도 출력 값이 "1"로 판단될 정도의 신호크기를 가지고 있기 때문에 레지스터(14)는 출력의 값으로 "1"을 출력한다.

이하 레지스터(13)과 레지스터(14)는 도 3에서 상술된 바 있는 레지스터B(5) 및 레지스터C(6)와 동일하게 동작한다.

한편, 입력 데이터 검출부(21)을 살펴보면, 레지스터 R4는 레지스터(11)와 동일한 클럭인 클럭 CLKA에 동기하여 입력신호 B를 한클럭 지연하여 C를 출력한다. 그리고 배타적 오아게이트 XOR1은 입력신호 B와 출력신호 C를 논리연산하여 입력신호 B가 바뀌면 클럭 CLKA의 한 클럭 동안 출력신호 D의 값을 '1'로 출력한다.

이어서, 래치 LAT는 클럭 CLKB에 동기하여 입력신호 D를 래치하여 출력신호 E를 출력한다. 여기서, 래치 LAT에 사용되는 클럭 CLKB는 레지스터(13)에서 사용되는 클럭 CLKB와 주파수 및 위상이 동일하다.

이어서 데이터 감지부(22)를 살펴보면, 래치 LAT의 출력신호인 E는 클럭 CLKB가 "1"일 경우 입력신호 D를 출력하도록 한다. 따라서, 클럭 CLKB가 "1"이 되기 이전, 즉 셋업 타임 바이올레이션이 발생할 수 있는 만큼의 시간 이전에 입력신호 D가 변화하는 것을 방지할 수 있다. 그리고, 레지스터 R5는 클럭 CLKB에 동기하여 입력신호 E를 한 클럭 지연하여 출력신호 F를 출력한다.

이어서, 배타적 오아게이트 XOR2는 입력신호 E와 출력신호 F를 논리연산하여 출력신호 G를 출력한다. 여기서, 출력신호 G는 입력신호 E가 변하는 시점부터 출력신호 F와 입력신호 E가 같은 값을 가질때 까지 "1"을 출력한다.

그리고, 앤드게이트 AND는 입력신호 D와 출력신호 G를 앤드연산하여, 입력신호 D가 "1"인 동안에만 출력신호 G를 출력신호 H로 출력한다.

다음으로, 데이터 선택부(23)를 살펴보면, 데이터 선택부(23)는 데이터 감지부(22)로부터 인가되는 출력신호 H에 따라서 레지스터(13)의 출력 또는 레지스터(14)의 출력을 선택하여, 출력신호 I로 출력한다. 즉, 출력신호 H가 "0"인 경우 멀티플렉서(24)는 레지스터(13)의 출력을 선택하여, 출력신호 I로써 출력하고, 반면 출력신호 H가 "1"인 경우 레지스터(14)의 출력을 선택하여 출력신호 I로서 출력한다.

이때, 배타적 오아게이트 XOR2의 출력신호 H가 "1"인 경우에는 레지스터(11)의 출력신호 B가 이전의 값과 다른 값을 가지는 구간이 된다. 이에 따라, 레지스 터(13)에서는 셋업/홀드 타임 바이올레이션 현상이 발생하여 준안정적인 값을 출력할 수 있다. 따라서, 데이타 감지부(22)의 출력신호 H가 "1"인 경우에 있어서 멀티플렉서(24)는 레지스터(14)의 출력을 선택하여 출력함으로써 준안정적인 데이타의 전달을 방지할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명은 여러가지 클럭을 사용하는 VLSI(Very Large Scale Integrated) 칩 구조에서 서로 다른 클럭을 사용하는 레지스터들을 연결할 경우 셋업/홀드 타임을 안정적으로 제어하여 회로의 오동작을 방지하고 급격한 전류의 발생을 방지할 수 있도록 하는 효과를 제공한다. 이러한 본 발명은 디지탈 VLSI 뿐만 아니라 RF(Radio Frequency), 디지탈, 아날로그 인터페이스 회로에 응용되어 사용될수도 있다.

Claims (9)

1. 서로 다른 클럭을 사용하는 복수개의 레지스터들을 연결하는 경우 전달되는 신호의 안정성을 제공하기 위한 셋업/홀드 타임 제어 회로에 있어서,

   상기 복수개의 레지스터 중 제1 클럭에 동기하여 동작하는 입력 레지스터로부터 인가된 입력신호의 셋업 홀드 타임을 제어하는 안정화 제어부;및

   상기 입력 레지스터에서의 데이타 변화를 검출하고, 상기 데이타의 변화 검출 여부에 따라 제 2클럭에 동기하여 상기 입력신호를 일정시간 지연하며 복수개의 상기 출력 레지스터 중 어느 하나의 출력값을 선택하여 출력하는 출력 제어부를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
2. 제 1항에 있어서, 상기 안정화 제어부는,

   상기 제2 클럭에 동기하여 상기 입력 레지스터의 출력을 지연한 후 출력하는 제1 출력 레지스터; 및

   상기 제1 출력 레지스터의 출력을 상기 제2 클럭에 동기하여 지연한 후 출력하는 제2 레지스터;를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
3. 제 1항에 있어서, 상기 출력 제어부는

   상기 제 1클럭에 동기하여 상기 입력 레지스터의 출력을 일정시간 지연하여 출력하고 상기 입력 레지스터에서의 데이타 변화를 검출하는 입력 데이타 검출부;

   상기 입력 데이터 검출부의 출력과, 상기 제 2클럭에 동기하여 상기 입력 데이타 검출부의 출력을 래치하고 래치된 출력값을 일정시간 지연한 신호를 비교하여 상기 입력신호의 데이타 변화를 감지하는 데이타 감지부; 및

   상기 데이타 감지부의 출력에 따라 상기 출력 레지스터들 중 어느 하나의 레지스터 출력값을 선택하여 출력하는 데이타 선택부를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
4. 제 3항에 있어서, 상기 입력 데이타 검출부는

   상기 제 1클럭에 동기하여 상기 입력 레지스터의 출력을 일정시간 지연하는 제 1레지스터; 및

   상기 입력 레지스터의 출력과 상기 제 1레지스터의 출력을 논리연산하는 제 1논리소자를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
5. 제 4항에 있어서, 상기 제 1논리소자는 배타적 오아게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
6. 제 3항에 있어서, 상기 데이터 감지부는,

   상기 제 2클럭에 동기하여 상기 입력 데이타 검출부의 출력을 일정시간 래치하는 래치;

   상기 제 2클럭에 동기하여 상기 래치의 출력을 일정시간 지연하는 제 2레지 스터;

   상기 입력 데이타 검출부의 출력과 상기 래치의 출력을 논리연산하는 제 2논리소자; 및

   상기 입력 데이타 검출부의 출력과 상기 제 2논리소자의 출력을 논리연산하는 제 3논리소자를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
7. 제 6항에 있어서, 상기 제 2논리소자는 배타적 오아게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
8. 제 6항 또는 제 7항에 있어서, 상기 제 3논리소자는 앤드게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
9. 제 3항에 있어서, 상기 데이타 선택부는 멀티플렉서를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.

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