KR20050097802A - 셋업/홀드 타임 제어 회로 - Google Patents
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- E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
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- E06B1/70—Sills; Thresholds
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- E—FIXED CONSTRUCTIONS
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- E04C3/02—Joists; Girders, trusses, or trusslike structures, e.g. prefabricated; Lintels; Transoms; Braces
- E04C3/20—Joists; Girders, trusses, or trusslike structures, e.g. prefabricated; Lintels; Transoms; Braces of concrete or other stone-like material, e.g. with reinforcements or tensioning members
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- E04C2003/023—Lintels
Landscapes
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- Structural Engineering (AREA)
- Electronic Switches (AREA)
Abstract
Description
Claims (9)
- 서로 다른 클럭을 사용하는 복수개의 레지스터들을 연결하는 경우 전달되는 신호의 안정성을 제공하기 위한 셋업/홀드 타임 제어 회로에 있어서,상기 복수개의 레지스터 중 제1 클럭에 동기하여 동작하는 입력 레지스터로부터 인가된 입력신호의 셋업 홀드 타임을 제어하는 안정화 제어부;및상기 입력 레지스터에서의 데이타 변화를 검출하고, 상기 데이타의 변화 검출 여부에 따라 제 2클럭에 동기하여 상기 입력신호를 일정시간 지연하며 복수개의 상기 출력 레지스터 중 어느 하나의 출력값을 선택하여 출력하는 출력 제어부를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 1항에 있어서, 상기 안정화 제어부는,상기 제2 클럭에 동기하여 상기 입력 레지스터의 출력을 지연한 후 출력하는 제1 출력 레지스터; 및상기 제1 출력 레지스터의 출력을 상기 제2 클럭에 동기하여 지연한 후 출력하는 제2 레지스터;를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 1항에 있어서, 상기 출력 제어부는상기 제 1클럭에 동기하여 상기 입력 레지스터의 출력을 일정시간 지연하여 출력하고 상기 입력 레지스터에서의 데이타 변화를 검출하는 입력 데이타 검출부;상기 입력 데이터 검출부의 출력과, 상기 제 2클럭에 동기하여 상기 입력 데이타 검출부의 출력을 래치하고 래치된 출력값을 일정시간 지연한 신호를 비교하여 상기 입력신호의 데이타 변화를 감지하는 데이타 감지부; 및상기 데이타 감지부의 출력에 따라 상기 출력 레지스터들 중 어느 하나의 레지스터 출력값을 선택하여 출력하는 데이타 선택부를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 3항에 있어서, 상기 입력 데이타 검출부는상기 제 1클럭에 동기하여 상기 입력 레지스터의 출력을 일정시간 지연하는 제 1레지스터; 및상기 입력 레지스터의 출력과 상기 제 1레지스터의 출력을 논리연산하는 제 1논리소자를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 4항에 있어서, 상기 제 1논리소자는 배타적 오아게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 3항에 있어서, 상기 데이터 감지부는,상기 제 2클럭에 동기하여 상기 입력 데이타 검출부의 출력을 일정시간 래치하는 래치;상기 제 2클럭에 동기하여 상기 래치의 출력을 일정시간 지연하는 제 2레지스터;상기 입력 데이타 검출부의 출력과 상기 래치의 출력을 논리연산하는 제 2논리소자; 및상기 입력 데이타 검출부의 출력과 상기 제 2논리소자의 출력을 논리연산하는 제 3논리소자를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 6항에 있어서, 상기 제 2논리소자는 배타적 오아게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 6항 또는 제 8항에 있어서, 상기 제 3논리소자는 앤드게이트임을 특징으로 하는 셋업/홀드 타임 제어 회로.
- 제 3항에 있어서, 상기 데이타 선택부는 멀티플렉서를 구비함을 특징으로 하는 셋업/홀드 타임 제어 회로.
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KR1020040023061A KR100588375B1 (ko) | 2004-04-02 | 2004-04-02 | 셋업/홀드 타임 제어 회로 |
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Family
ID=37277525
Family Applications (1)
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KR1020040023061A KR100588375B1 (ko) | 2004-04-02 | 2004-04-02 | 셋업/홀드 타임 제어 회로 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2009128921A2 (en) * | 2008-04-15 | 2009-10-22 | Vns Portfolio Llc | Method and apparatus for producing a metastable flip flop |
-
2004
- 2004-04-02 KR KR1020040023061A patent/KR100588375B1/ko active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009128921A2 (en) * | 2008-04-15 | 2009-10-22 | Vns Portfolio Llc | Method and apparatus for producing a metastable flip flop |
WO2009128921A3 (en) * | 2008-04-15 | 2010-01-14 | Vns Portfolio Llc | Method and apparatus for producing a metastable flip flop |
Also Published As
Publication number | Publication date |
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KR100588375B1 (ko) | 2006-06-12 |
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