JP4646710B2 - 半導体集積回路 - Google Patents
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Description
図1に示すように、本実施形態の半導体集積回路は、例えば、特定用途向け集積回路10(Application Specific Integrated Circuit(以下、「ASIC10」と呼ぶ))であり、このASIC10は、基本クロックに同期して動作する機能ブロックA11と基本クロックの2倍の周波数のクロック(即ち、2逓倍クロック)に同期して動作する機能ブロックB12の間で双方向のデータ通信を行うために用いられる。
11 機能ブロックA
12 機能ブロックB
13 クロック源
14 乗せ換え回路A
15 乗せ換え回路B
16 第1のPLL
17 第2のPLL
18 FF(フリップフロップ)
19 第3のPLL
20 配線
Claims (4)
- 任意のクロックに同期して動作する複数のブロックを備え、複数の前記ブロック間で双方向のデータ通信を行う半導体集積回路において、
基本クロックに同期して動作する第1のブロックと、
前記基本クロックのN逓倍のクロックに同期して動作する第2のブロックと、
前記基本クロックの4逓倍のクロックに同期して動作する乗せ換え回路と、
前記基本クロックに対して90°の位相差を有するクロックを生成するためのフリップフロップと、を備え、
前記第1のブロックと前記第2のブロックとの間で前記乗せ換え回路を介して双方向のデータ通信を行うときに、
前記フリップフロップにおいて前記基本クロックを当該基本クロックの4逓倍のクロックでラッチすることにより得られる前記基本クロックに対して90°の位相差を有するクロックを用いて、前記第2のブロックを動作させることを特徴とする半導体集積回路。 - 前記フリップフロップにおいて得られる前記基本クロックに対して90°の位相差を有する前記クロックをN逓倍して出力する位相同期回路を備え、
前記第2のブロックを前記位相同期回路より出力されるクロックに同期して動作させることを特徴とする請求項1に記載の半導体集積回路。 - 前記第2のブロックが、前記基本クロックの2逓倍のクロックに同期して動作するように構成され、
前記位相同期回路が、前記フリップフロップにおいて得られる前記基本クロックに対して90°の位相差を有する前記クロックを2逓倍して出力することを特徴とする請求項2に記載の半導体集積回路。 - 前記基本クロックの2逓倍のクロックに同期して動作する第1の乗せ換え回路を備えるとともに、前記基本クロックの4逓倍のクロックに同期して動作する前記乗せ換え回路が第2の乗せ換え回路を構成し、
前記第1のブロックと前記第2のブロックとの間で、前記第1の乗せ換え回路及び前記第2の乗せ換え回路を介して双方向のデータ通信を行うことを特徴とする請求項1から請求項3の何れかに記載の半導体集積回路。
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JP2004185297A (ja) * | 2002-12-03 | 2004-07-02 | Nec Corp | 同期式回路およびインタフェース回路 |
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