JP2003168966A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】同期型回路ブロック間に製造条件の違いによる
遅延時間差や、独立したクロック生成回路によって生成
されるクロック信号間に遅延時間差があっても、これに
係わらず安定動作を保証する。 【解決手段】第１の同期型回路ブロックの同期型回路と
第２の同期型回路ブロックの同期型回路との間に、第１
の同期型回路ブロックのクロック生成回路によってクロ
ック信号から生成される第１のクロック信号の反転信
号、もしくは、第２の同期型回路ブロックのクロック生
成回路によって同一のクロック信号から生成される第２
のクロック信号の反転信号に同期して動作するレジスタ
素子を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一のクロック信
号に同期して動作する複数の同期型回路ブロックを搭載
する比較的大規模な半導体集積回路およびその設計方法
に関するものである。

【０００２】

【従来の技術】半導体チップ間の製造ばらつきは、一般
にディスクリートの外部素子に比べて大きく、概ね±２
０％程度であると考えられる。

【０００３】しかし、半導体チップ内部に限ればばらつ
きはほとんど無く、従来は、半導体チップ内の素子がほ
ぼ同一の特性を示すものとして扱うことができた。従っ
て、半導体集積回路の設計を行う際に、半導体チップ内
の全素子が一律に遅くなる（ワースト）、もしくは一律
に速くなる（ベスト）と想定して素子遅延を設定し、シ
ミュレーションによりチップが安定動作することを確認
するという手法が一般的に用いられていた。

【０００４】すなわち、同一のクロック信号に同期して
動作する複数の同期型回路ブロックを搭載する半導体集
積回路の設計において、例えば２つの同期型回路ブロッ
クＡと同期型回路ブロックＢとの間のクロック信号以外
の信号の接続を行う際、同期型回路ブロックＡと同期型
回路ブロックＢとの間の信号タイミングは、少なくとも
ワーストおよびベストの条件で半導体チップが安定動作
することを確認すれば問題は発生しなかった。

【０００５】

【発明が解決しようとする課題】ところが、製造技術の
微細化が進むにつれ、単位面積当たりの製造ばらつきが
大きくなり、半導体チップ内でも部分部分の製造状態が
異なるため、半導体チップ全体が同じ特性であるとして
一律に扱うのが困難になってきた。

【０００６】これに伴い、複数の同期型回路ブロックを
搭載する半導体集積回路において、同期型回路ブロック
間の接続を行う場合、前述のように、両者の間で製造条
件が僅かに異なり、両者を同じ特性のものとして扱えな
い場合が出てきた。このような場合に、両者の特性を従
来と同様一律に扱い、ワーストおよびベストの条件での
安定動作のみをシミュレーションで確認した設計を行う
と不具合が発生する場合があるという問題がある。

【０００７】例えば、出力側の同期型回路ブロックがベ
ストに近い条件で製造されているにも係わらず、その出
力信号を入力とする入力側の同期型回路ブロックの製造
条件がワースト側に振れていると、誤動作を起こす場合
がある。

【０００８】図３は、従来の半導体集積回路の一例の構
成概念図である。同図に示す半導体集積回路３０は、半
導体チップ上に配置された２つの同期型回路ブロック
Ａ，Ｂのみを概念的に示したものである。

【０００９】出力側（図中左側）の同期型回路ブロック
Ａは、ルートバッファ２０を介して供給されるクロック
信号ＣＬＫからクロック信号ＣＬＫ１を生成するクロッ
ク生成回路１２と、クロック信号ＣＬＫ１に同期して動
作する同期型回路１４とを備えている。同様に、入力側
（図中右側）の同期型回路ブロックＢは、同一のクロッ
ク信号ＣＬＫからクロック信号ＣＬＫ２を生成するクロ
ック生成回路１６と、クロック信号ＣＬＫ２に同期して
動作する同期型回路１８とを備えている。

【００１０】図示例の半導体集積回路３０では、図４の
タイミングチャートに示すように、出力側の同期型回路
であるフリップフロップ１４に入力されるデータＤａｔ
ａ＿ｉｎは、クロック信号ＣＬＫ１の立ち上がりに対し
て必要十分なセットアップ時間Ｔｓを持つとする。フリ
ップフロップ１４は、クロック信号ＣＬＫ１の立ち上が
りに同期して動作し、その出力信号Ｄａｔａ＿ｏｕｔ
は、クロック信号ＣＬＫ１の立ち上がりから所定の出力
遅延時間の後に変化する。

【００１１】ここで、出力側のフリップフロップ１４は
ベストに近い条件で製造されているが、入力側の同期型
回路であるフリップフロップ１８の製造条件はワースト
側に振れているとする。

【００１２】図４のタイミングチャートに示すように、
入力側のフリップフロップ１８のワースト条件でのホー
ルド時間要求（Ｔｈｗ）はベスト条件でのデータホール
ド要求（Ｔｈｂ）に比べて大きい。従って、出力側のフ
リップフロップ１４の出力信号Ｄａｔａ＿ｏｕｔは、ベ
スト条件であれば、入力側のフリップフロップ１８のホ
ールド時間要求Ｔｈｂに対して十分データが安定して供
給されるが、ワースト条件では、ホールド時間要求Ｔｈ
ｗ以前にデータが変わるため、このままでは誤動作を起
こす。

【００１３】従来の半導体集積回路の設計方法の場合、
出力側のフリップフロップ１４と入力側のフリップフロ
ップ１８を同一条件と見なしてその動作安定性を確認す
るだけでよかったので、このような不具合は想定してい
なかった。また、各々の同期型回路ブロックのでき具合
のばらつきをシミュレーションで扱うには無数の組み合
わせと製造のでき具合との関係をマトリクス状に処理し
なければならず、事実上不可能であると言わざるを得な
い。

【００１４】また、各々の同期型回路ブロックＡ，Ｂは
比較的大規模な回路であるため、図３に示すように、通
常、各々独立したクロック生成回路１２，１６を備えて
いる。これらのクロック生成回路１２，１６によって生
成されたクロック信号ＣＬＫ１，ＣＬＫ２の遅延時間も
両同期型回路ブロックＡ，Ｂと同様の遅延特性を持つの
で、たとえ同一になるように設計しても両者のクロック
信号ＣＬＫ１，ＣＬＫ２は遅延時間差を生じる。この場
合、クロック信号ＣＬＫ１，ＣＬＫ２も単一信号として
扱えず、さらに安定動作を保証するのが困難になる。

【００１５】本発明の目的は、前記従来技術に基づく問
題点を解消し、同期型回路ブロック間に製造条件の違い
による遅延時間差や、独立したクロック生成回路によっ
て生成されるクロック信号間に遅延時間差があっても、
これに係わらず安定動作を保証することができる半導体
集積回路およびその設計方法を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、同一のクロック信号に同期して動作する
第１および第２の同期型回路ブロックを含む複数の同期
型回路ブロックを備える半導体集積回路であって、前記
第１の同期型回路ブロックは、前記クロック信号から第
１のクロック信号を生成する第１のクロック生成回路
と、前記第１のクロック信号に同期して動作する少なく
とも１つの第１の同期型回路とを備え、前記第２の同期
型回路ブロックは、前記クロック信号から第２のクロッ
ク信号を生成する第２のクロック生成回路と、前記第２
のクロック信号に同期して動作する少なくとも１つの第
２の同期型回路とを備え、前記第１の同期型回路と前記
第２の同期型回路との間に、前記第１または第２のクロ
ック信号の反転信号に同期して動作するレジスタ素子が
設けられていることを特徴とする半導体集積回路を提供
するものである。

【００１７】ここで、前記レジスタ素子は、前記第１の
クロック信号の反転信号に同期して動作するのが好まし
い。また、前記レジスタ素子は、前記第１の同期型回路
ブロック内に配置されるのが好ましい。

【００１８】また、本発明は、同一のクロック信号に同
期して動作する複数の同期型回路ブロックを備える半導
体集積回路の設計方法であって、各々独立に設計された
少なくとも第１および第２の同期型回路ブロックを用い
て、前記第１の同期型回路ブロックに含まれる第１の同
期型回路と前記第２の同期型回路ブロックに含まれる第
２の同期型回路との間を接続するに際し、前記第１の同
期型回路と前記第２の同期型回路との間に、前記第１の
同期型回路ブロックに含まれる第１のクロック生成回路
によって前記クロック信号から生成される第１のクロッ
ク信号の反転信号、もしくは、前記第２の同期型回路ブ
ロックに含まれるクロック生成回路によって前記クロッ
ク信号から生成されるクロック信号の反転信号に同期し
て動作するレジスタ素子を設けることを特徴とする半導
体集積回路の設計方法を提供する。

【００１９】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路およびその設
計方法を詳細に説明する。

【００２０】図１は、本発明の半導体集積回路の一実施
例の構成概念図である。同図に示す半導体集積回路１０
は、図３に示す従来の半導体集積回路３０との対比が容
易となるように、半導体チップ上に配置された２つの同
期型回路ブロックＡ，Ｂのみを概念的に表したものであ
る。なお、図１に示す半導体集積回路１０と図３に示す
従来の半導体集積回路３０との違いはレジスタ素子２２
を備えている点のみである。

【００２１】すなわち、出力側（図中左側）の同期型回
路ブロックＡは、クロック信号ＣＬＫからクロック信号
ＣＬＫ１を生成するクロック生成回路１２と、このクロ
ック信号ＣＬＫ１に同期して動作する同期型回路１４と
を備えている。同様に、入力側（図中右側）の同期型回
路ブロックＢは、同一のクロック信号ＣＬＫからクロッ
ク信号ＣＬＫ２を生成するクロック生成回路１６と、こ
のクロック信号ＣＬＫ２に同期して動作する同期型回路
１８とを備えている。

【００２２】同期型回路ブロックＡのクロック生成回路
１２および同期型回路ブロックＢのクロック生成回路１
６には、ルートバッファ２０を介して同一のクロック信
号ＣＬＫが入力されている。また、同期型回路ブロック
Ａの同期型回路１４と同期型回路ブロックＢの同期型回
路１８との間にはレジスタ素子２２が設けられている。
このレジスタ素子２２は、本実施例の場合、クロック信
号ＣＬＫ１の反転信号に同期して動作する。

【００２３】なお、クロック生成回路１２，１６は、例
えばクロックバッファやクロックツリー、ＰＬＬ（位相
同期ループ）等のように、クロック信号ＣＬＫからそれ
ぞれのクロック信号ＣＬＫ１，２を生成する従来公知の
ものがいずれも利用可能である。また、同期型回路１
４，１８およびレジスタ素子２２は、例えばフリップフ
ロップ、ラッチ、メモリ等のように、クロック信号に同
期して動作する従来公知の記憶手段がいずれも利用可能
である。

【００２４】ここで、図３に示す従来例との比較が容易
となるように、出力側の同期型回路であるフリップフロ
ップ１４はベストに近い条件で製造され、入力側の同期
型回路であるフリップフロップ１８はワースト側に振れ
た条件で製造されているとする。また、両者の間に設け
られたレジスタ素子であるフリップフロップ２２は物理
的に出力側の同期型回路ブロックＡの近傍に配置され、
ベストに近い条件であるとする（なお、ワースト側に近
い条件でも特に問題はない）。

【００２５】図１に示す半導体集積回路１０では、図２
のタイミングチャートに示すように、出力側の同期型回
路であるフリップフロップ１４は、クロック信号ＣＬＫ
１の立ち上がりに同期して動作し、所定の出力遅延時間
の後、その出力信号Ｄａｔａ＿ｉｎが変化する。

【００２６】フリップフロップ１４の出力信号Ｄａｔａ
＿ｉｎは、出力側の同期型回路ブロックＡと入力側の同
期型回路ブロックＢとの間に設けられているフリップフ
ロップ２２に入力される。このフリップフロップ２２
は、クロック信号ＣＬＫ１の立ち下がりに同期して動作
し、所定の出力遅延時間の後、その出力信号Ｄａｔａ＿
ｏｕｔが変化する。

【００２７】ここで、出力側のフリップフロップ１４と
フリップフロップ２２との間のタイミング関係はクロッ
ク信号ＣＬＫの半位相分ずれているため、フリップフロ
ップ１４の出力信号Ｄａｔａ＿ｉｎは、フリップフロッ
プ２２の要求するセットアップ時間Ｔｓ１およびホール
ド時間Ｔｈ１に対して共に十分な余裕がある。

【００２８】フリップフロップ２２の出力信号Ｄａｔａ
＿ｏｕｔは、入力側のフリップフロップ１８に入力され
る。フリップフロップ１８は、クロック信号ＣＬＫ２の
立ち上がりに同期して動作する。

【００２９】ここで、フリップフロップ２２と入力側の
フリップフロップ１８との間のタイミング関係は同様に
クロック信号ＣＬＫの半位相分ずれているため、フリッ
プフロップ２２の出力信号Ｄａｔａ＿ｏｕｔは、フリッ
プフロップ１８の要求するセットアップ時間Ｔｓ２およ
びホールド時間Ｔｈ２に対して共に十分な余裕がある。
通常、このようなシフトレジスタ構成の場合、ホールド
時間Ｔｈ２の余裕が厳しくなるが、半位相ずれているた
め、たとえクロック信号ＣＬＫ１とクロック信号ＣＬＫ
２との間に遅延時間差がある場合であっても十分な余裕
がある。

【００３０】このように、クロック信号ＣＬＫ１の反転
信号を使うことにより、レジスタ素子２２は、そのセッ
トアップ時間Ｔｓ１およびホールド時間Ｔｈ１に対して
確実に余裕を持って出力側の同期型回路のデータを取り
込むことができる。また、受け取ったデータを入力側の
同期型回路に渡す際もクロックが半位相ずれているた
め、フリップフロップ１８の要求するセットアップ時間
Ｔｓ２およびホールド時間Ｔｈ２に余裕をもって渡すこ
とができる。

【００３１】従って、両者の同期型回路ブロックＡ，Ｂ
の製造状態の違いによる遅延時間差があっても、また、
たとえ独立したクロック生成回路１２，１６によって生
成されるクロック信号ＣＬＫ１，ＣＬＫ２の間の遅延時
間差があっても、データの受け渡し時の動作余裕が拡大
するため動作安定に寄与する。また、各同期型回路ブロ
ックＡ，Ｂ内では、その規模が半導体チップ全体に対し
て比較的小さいため、同一条件として一律に見なしても
よく、確実な設計ができる。

【００３２】半導体集積回路１０の設計を行うに際して
は、例えば同期型回路ブロックＡ，Ｂそれぞれ独立に設
計することができる。あるいは、例えばＩＰ（知的財
産）のような既存の設計データを使用することも可能で
ある。その後、同期型回路ブロックＡの同期型回路１４
と同期型回路ブロックＢの同期型回路１８とを接続する
に際し、これらの同期型回路１４，１８の間に、クロッ
ク信号ＣＬＫ１の反転信号に同期して動作するレジスタ
素子２２を設ける。

【００３３】これにより、各ブロックの製造状態に係わ
らず、同期型回路ブロックＡの同期型回路から同期型回
路ブロックＢの同期型回路に対して確実にデータを渡す
ことができる。このため、たとえ同期型回路ブロックＡ
がベストに近い条件で製造され、同期型回路ブロックＢ
がワースト側に振れた条件で製造されている場合であっ
ても、従来と同様、シミュレーションにより、ワースト
およびベスト条件で半導体チップが安定動作することを
確認するだけでよい。

【００３４】なお、図１に示す例では、図３に示す従来
例との対比が容易となるように、２つの同期型回路ブロ
ックＡ，Ｂのみを示しているが、本発明の半導体集積回
路には、２つ以上いくつの同期型回路ブロックが含まれ
ていてもよい。また、図示例では、同期型回路ブロック
内に１つの同期型回路のみを示しているが、これも限定
されず、同期型回路ブロック内には１つ以上いくつの同
期型回路が含まれていてもよい。

【００３５】また、レジスタ素子２２には、クロック信
号ＣＬＫ１またはＣＬＫ２のどちらを供給してもよい
が、レジスタ素子２２によるデータの取り込みを確実に
行い、その後、半位相ずらして入力側に確実にデータを
引き渡すために、クロック信号ＣＬＫ１であるのが好ま
しい。従って、レジスタ素子２２は、半導体チップのレ
イアウト上、同期型回路ブロックＡおよびＢの間に配置
してもよいが、同期型回路ブロックＡの内部に配置する
のが好ましい。

【００３６】本発明の半導体集積回路およびその設計方
法は、基本的に以上のようなものである。以上、本発明
の半導体集積回路およびその設計方法について詳細に説
明したが、本発明は上記実施例に限定されず、本発明の
主旨を逸脱しない範囲において、種々の改良や変更をし
てもよいのはもちろんである。

【００３７】

【発明の効果】以上詳細に説明した様に、本発明は、第
１の同期型回路ブロックの同期型回路と第２の同期型回
路ブロックの同期型回路との間に、第１の同期型回路ブ
ロックのクロック生成回路によってクロック信号から生
成される第１のクロック信号の反転信号、もしくは、第
２の同期型回路ブロックのクロック生成回路によって同
一のクロック信号から生成される第２のクロック信号の
反転信号に同期して動作するレジスタ素子を設けるよう
にしたものである。これにより、本発明によれば、複数
の同期型回路ブロックよりなる大規模半導体チップにお
いて、各同期型回路ブロックの製造状態の違いによる遅
延時間差があっても、また、各々の同期型回路ブロック
において、たとえ各々のクロック生成回路により生成さ
れるクロック信号の間の遅延時間差があっても、データ
の受け渡し時の動作余裕が拡大するため、半導体集積回
路を安定動作させることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の半導体集積回路の一実施例の構成概
念図である。

【図２】 本発明の半導体集積回路の動作を表す一実施
例のタイミングチャートである。

【図３】 従来の半導体集積回路の一例の構成概念図で
ある。

【図４】 従来の半導体集積回路の動作を表す一例のタ
イミングチャートである。

【符号の説明】

１０，３０ 半導体集積回路 １２，１６ クロック生成回路 １４，１８ 同期型回路 ２０ ルートバッファ ２２ レジスタ素子 Ａ，Ｂ 同期型回路ブロック ＣＬＫ，ＣＬＫ１，ＣＬＫ２ クロック信号 Ｄａｔａ＿ｉｎ，Ｄａｔａ＿ｏｕｔ データ Ｔｓ，Ｔｓ１，Ｔｓ２ セットアップ時間 Ｔｈ１，Ｔｈ２，Ｔｈｂ，Ｔｈｗ ホールド時間

Claims (4)

【特許請求の範囲】
1. 【請求項１】同一のクロック信号に同期して動作する第
   １および第２の同期型回路ブロックを含む複数の同期型
   回路ブロックを備える半導体集積回路であって、 前記第１の同期型回路ブロックは、前記クロック信号か
   ら第１のクロック信号を生成する第１のクロック生成回
   路と、前記第１のクロック信号に同期して動作する少な
   くとも１つの第１の同期型回路とを備え、 前記第２の同期型回路ブロックは、前記クロック信号か
   ら第２のクロック信号を生成する第２のクロック生成回
   路と、前記第２のクロック信号に同期して動作する少な
   くとも１つの第２の同期型回路とを備え、 前記第１の同期型回路と前記第２の同期型回路との間
   に、前記第１または第２のクロック信号の反転信号に同
   期して動作するレジスタ素子が設けられていることを特
   徴とする半導体集積回路。
2. 【請求項２】前記レジスタ素子は、前記第１のクロック
   信号の反転信号に同期して動作することを特徴とする請
   求項１に記載の半導体集積回路。
3. 【請求項３】前記レジスタ素子は、前記第１の同期型回
   路ブロック内に配置されることを特徴とする請求項１ま
   たは２に記載の半導体集積回路。
4. 【請求項４】同一のクロック信号に同期して動作する複
   数の同期型回路ブロックを備える半導体集積回路の設計
   方法であって、 各々独立に設計された少なくとも第１および第２の同期
   型回路ブロックを用いて、前記第１の同期型回路ブロッ
   クに含まれる第１の同期型回路と前記第２の同期型回路
   ブロックに含まれる第２の同期型回路との間を接続する
   に際し、 前記第１の同期型回路と前記第２の同期型回路との間
   に、前記第１の同期型回路ブロックに含まれる第１のク
   ロック生成回路によって前記クロック信号から生成され
   る第１のクロック信号の反転信号、もしくは、前記第２
   の同期型回路ブロックに含まれるクロック生成回路によ
   って前記クロック信号から生成されるクロック信号の反
   転信号に同期して動作するレジスタ素子を設けることを
   特徴とする半導体集積回路の設計方法。