KR100834397B1 - 내부클럭을 테스트할 수 있는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 테스트를 용이하게 할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로; 상기 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 테스트 모드에서는 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부; 및 상기 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호로 전달하기 위한 전달수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 지연고정루프, 데이터 스트로브신호, 지연고정된 클럭.

Description

내부클럭을 테스트할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ABILITY TO TEST AN INTERNAL CLOCK}
도1은 반도체 메모리 장칭의 지연고정루프의 블럭도.
도2는 도1에 도시된 제1 데이터 스트로브 신호 생성부의 회로도.
도3은 도1에 도시된 제2 데이터 스트로브 신호 생성부의 회로도.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.
도5는 도4에 도시된 제1 데이터 스트로브 신호 생성부의 회로도.
도6은 도4에 도시된 제2 데이터 스트로브 신호 생성부의 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
200A, 200B: 딜레이회로
300A, 300B: 위상비교기 400A, 400B: 지연모델
500A:듀티보정 믹서회로 500B: 듀티보정 더미 믹서회로
600: 믹서제어부 700: 듀티보정 위상비교회로
800A: 파형분리기 800B:더미 파형분리기
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프(Delay Locked Loop, DLL)회로에 관한 것이다.
다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.
시스템의 동작속도가 빨라짐에 따라 그 시스템에 구비되는 데이터 처리장치에서 반도체 메모리 장치에 요구하는 데이터 입출력속도도 점점 더 높아지고 있다. 그러나, 최근까지 반도체 집적회로의 기술 개발과정에서, 데이터 처리장치의 동작속도는 점점 더 빨라지고 있는데, 데이터 처리장치와 데이터를 주고받는 반도체 메모리 장치의 데이터 입출력속도는 데이터 처리장치의 속도에 따라가지 못하고 있다.
반도체 메모리 장치의 데이터 입출력 속도를 데이터 처리 장치가 요구하는 수준까지 높이기 위해 다양한 형태의 반도체 메모리 장치가 개발되었다. 최근까지 가장 널리 사용되고 반도체 메모리 장치로는 데이터 처리장치가 구비된 시스템 클럭의 주기마다 데이터를 출력하도록 하는 동기식 메모리 장치가 제안되었다. 동기 식 메모리 장치는 시스템 클럭을 입력받고, 입력된 시스템클럭의 주기에 대응하여 데이터 처리장치로 데이터를 출력하거나 데이터 처리장치로부터 데이터를 시스템 클럭의 주기마다 입력받는다. 그러나, 동기식 메모리 장치로도 데이터 처리 장치의 동작속도에 따라가지 못함에 따라, DDR 동기식 메모리 장치가 개발되었다. DDR 동기식 메모리 장치는 시스템 클럭의 천이마다 데이터를 출력하거나 입력받는다. 즉, 시스템클럭의 상승천이와 하강천이에 각각 동기시켜 데이터를 입력받거나 출력한다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정루프 회로를 구비하고 있다. 지연고정루프 회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정루프 회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정루프 회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지 연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 어떤 결정된 시점에서 지연고정루프 회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정루프 회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.
한편, 반도체 메모리 장치는 데이터를 출력할 때 데이터의 출력을 동기시키는 지연고정클럭을 데이터 스트로브 신호로 변환 시켜 데이터와 함께 외부로 출력한다. 구체적으로, 반도체 메모리 장치는 지연고정클럭의 상승에지에 동기된 데이터 스트로브 신호와 그에 대응하는 데이터와, 지연고정클럭의 하강에지에 동기된 반전된 데이터 스트로브 신호 및 그에 대응하는 데이터를 외부로 출력하게 된다. 데이터 처리 장치는 반도체 메모리 장치로 부터 출력되는 데이터 스트로브신호와 반전된 데이터 스트로브신호의 천이에 응답하여 본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프(Delay Locked Loop, DLL)회 로에 관한 것이다.
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반도체 메모리 장치는 지연고정클럭의 상승에지와 하강에지에 각각 동기된 데이터 스트로브 신호와 반전된 데이터 스트로브 신호를 데이터가 출력될 때에 함께 출력한다. 데이터 처리 장치는 데이터 스트로브 신호와 반전된 데이터 스트로브 신호에 응답하여 반도체 메모리 장치로부터 출력되는 데이터를 입력한다. 이 때 반도체 메모리 장치로부터 출력되는 데이터 스트로브 신호와 반전된 데이터 스트로브 신호의 듀티비가 맞아야 데이터 처리 장치가 반도체 메모리 장치로 부터 데이터를 처리할 수 있는 마진이 최대가 될 수 있다. 결국, 데이터 스트로브 신호와 반전된 데이터 스트로브 신호를 만드는 기준이 되는 클럭인 지연고정클럭의 듀티비가 맞아야 한다. 그러나, 반도체 메모리 장치에서 생성되는 지연고정클럭의 듀티비를 테스트할 수 있는 방법을 개발하는 것이 필요하다.
본 발명은 테스트를 용이하게 할 수 있는 반도체 메모리 장치를 제공함을 목 적으로 한다.
본 발명은 내부동작에 의해 생성되는 파형을 쉽게 테스트할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 지연고정루프 회로 내부블럭에서 출력되는 신호를 쉽게 테스트할 수 있는 반도체 메모리 장치를 목적으로 한다.
본 발명은 지연고정루프 회로의 내부블럭에서 출력되는 신호를 데이터 스트르브 신호가 출력되는 출력단을 통해 출력시킬 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로; 상기 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 테스트 모드에서는 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부; 및 상기 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호로 전달하기 위한 전달수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로; 상기 지연고정루프 회로에서 출력되는 지연고정클럭의 듀티비를 보정하여 듀티비 보정된 지연고정클럭을 출력하 기 위한 듀티보정회로; 및 상기 듀티비 보정된 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 테스트 모드에서는 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 시스템 클럭을 전달받아 내부 클럭으로 생성하기 내부클럭 생성회로; 상기 내부클럭을 입력받아 데이터 출력을 위한 기준클럭을 생성하기 위한 기준클럭 생성회로; 및 상기 기준클럭을 이용하여 데이터 스트로브 신호를 생성하여 외부로 출력하며, 테스트 모드에서는 상기 내부클럭을 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 블럭도이다. 특히 지연고정루프 회로를 중심으로 도시한 것이다.
도1을 참조하여 살펴보면, 반도체 메모리 장치는 클럭입력버퍼(5), 제1 딜레이회로(20A), 제2 딜레이회로(20B), 제1 위상비교기(30A), 제2 위상비교기(30B), 제1 지연모델(40A), 제2 지연모델(40B), 듀티보상믹서회로(50A), 듀티보상 더미믹 서회로(50B), 믹서 제어부(60), 듀티 보정 위상비교회로(70), 파형분리기(80A), 더미 파형분리기(80B), 제1 데이터 스트로브 신호 생성부(90A), 제2 데이터 스트로브 신호 생성부(90B), 데이터 출력버퍼(100)를 구비한다.
클럭입력버퍼(5)는 시스템 클럭(CLK,CLKB)를 외부에서 입력받아 버퍼링하여 기준클럭(RCLK)를 출력한다. 제1 딜레이회로(20A)는 기준클럭(RCLK)을 예정된 지연값으로 지연시켜 라이징 클럭(RSCLK)을 출력한다. 제2 딜레이 회로(20B)는 기준클럭(RCLK)을 예정된 지연값으로 지연시킨 후 반전하여 폴링클럭(FACLK)를 출력한다. 듀티 보정 믹서회로(50A)는 라이징 클럭(RSCLK)와 폴링클럭(FACLK)을 믹싱한 믹싱클럭(MIX)를 출력한다. 듀티 보정 더미 믹서회로(50B)는 라이징 클럭(RSCLK)과 폴링클럭(FACLK)을 믹싱한 믹싱클럭(MIX)을 출력한다. 듀티 보정 위상비교회로(70)는 라이징 클럭(RSCLK)과 폴링클럭(FACLK)의 듀티비를 비교하고, 그에 대응하는 제어신호를 믹서제어부(60)로 출력한다. 믹서제어부(60)는 듀티 보정위상비교회로(70)에서 출력되는 제어신호에 응답하여 듀티 보정 믹서회로(50A)와, 듀티 보정 더미 믹서회로(50B)에서 출력되는 믹싱클럭(MIX)과 더미 믹서클럭(DMIX)의 듀티비가 보정될 수 있도록 제어한다.
제1 지연모델(40A)은 믹싱클럭(MIX)을 모델링된 지연값만큼 지연시킨 제1 피드백클럭(FCLK)을 출력한다. 제2 지연모델(40B)는 더미 믹싱클럭(MIX)을 모델링된 지연값만큼 지연시킨 제2 피드백클럭(FB2)을 출력한다. 여기서 모델링된 값은 시스템 클럭이 반도체 메모리 장치에 입력된 이후 데이터 출력회로에 전달되기까지의 지연값을 모델링한 것이다. 제1 위상비교기(30A)는 기준클럭(RCLK)과 제1 피드백클럭(FCLK)의 위상을 비교하고, 그에 대응하는 신호를 제1 딜레이회로(20A)에 출력한다. 제1 딜레이회로(20A)는 제1 위상비교기(30A)에서 출력되는 위상비교 결과신호에 응답하여 기준클럭(RCLK)의 지연값을 조정하여 라이징클럭(RSCLK)를 출력한다. 제2 위상비교기(30B)는 기준클럭(RCLK)과 제21 피드백클럭(FB2)의 위상을 비교하고, 그에 대응하는 신호를 제2 딜레이회로(20B)에 출력한다. 제2 딜레이회로(20B)는 제2 위상비교기(30B)에서 출력되는 위상비교 결과신호에 응답하여 기준클럭(RCLK)의 지연값을 조정하여 폴링클럭(FACLK)을 출력한다.
제1 위상비교기(30A)와 제2 위상비교기(30B)에 각각 입력되는 클럭신호(RCLK와 FCLK, RCLK와 RF2)의 위상이 같아지면 더 이상 위상비교동작을 하지 않는다. 제1 딜레이회로(20A)와 제2 딜레이회로(20B)도 이 때 제1 위상비교기(30A)와 제2 위상비교기(30B)로부터 제공되는 제어신호에 응답하여 기준클럭(RCLK)의 지연값을 고정시킨 라이징클럭(RSCLK)과 폴링클럭(FACLK)을 출력시킨다.
이어서, 듀티보상 믹서회로(50A)와, 듀티 보정더미 믹서회로(50B)와 믹서 제어부(60)와, 듀티 보정위상 비교회로(70)에 의해 라이징클럭(RSCLK)과 폴링클럭(FACLK) 듀티차이를 보정한 믹싱클럭(MIX)이 생성되어 파형분리기(80A)로 입력된다. 파형분리기(80A)는 믹싱클럭(MIX)의 라이징에지에 동기된 라이징 지연고정클럭(RDLL)과 폴링에지에 동기된 폴링 지연고정클럭(FDLL)을 믹싱클럭(MIX)을 이용하여 생성한다. 더미 파형분리기(80B)는 듀티 보정더미 믹서회로(50B)에서 출력되는 더미 믹서클럭(DMIX)을 입력받는다. 듀티 보정더미 믹서회로(50B)와 더미 파형 분리기(80B)는 지연고정된 클럭(RDLL,FDLL)의 생성하는데 직접적으로 필요한 블럭은 아니지만, 라이징클럭(RSCLK)과 폴링클럭(FACLK)이 입력되는 곳의 로드를 맞추기 위한 더미 블럭들이다.
제1 데이터 스트로브 신호 생성부(90A)는 라이징 지연고정클럭(RDLL)을 이용하여 제1 데이터 스트로브 신호(DQS)를 생성한다. 제2 데이터 스트로브 신호 생성부(90B)는 폴링 지연고정클럭(FDLL)을 이용하여 제2 데이터 스트로브 신호(DQSb)를생성한다. 데이터 출력버퍼(100)는 지연고정클럭(RDLL,FDLL)의 천이에 응답하여 메모리 코어영역에서 제공되는 내부데이터(IDATA)를 출력데이터(DATA)로 출력한다.
전술한 바와 같이, DDR 동기식 반도체 메모리 장치는 시스템클럭의 라이징 에지와 폴링에지에 각각 응답하여 데이터를 출력시킨다. 데이터 출력버퍼(100)이 시스템 클럭(CLK,CLKB)의 라이징 에지와 폴링에지에 각각 응답하여 데이터를 출력시키게 되면, 시스템 클럭(CLK, CLKB)이 데이터 출력버퍼(100)에 전달될 때까지의 지연시간으로 인하여, 일정한 시간만큼 지연된 타이밍에 데이터가 외부로 출력된다. 그러나, 데이터출력버퍼(100)가 시스템 클럭(CLK, CLKB)이 데이터 출력버퍼(100)에 전달될 때까지의 지연시간을 보상한 지연고정클럭(RDLL,FDLL)에 동기시켜 데이터를 외부로 출력시키게 되면, 반도체 메모리 장치의 외부에서는 시스템 클럭이 천이타이밍에 정확하게 동기되어 데이터가 출력되는 것이다.
도2는 도1에 도시된 제1 데이터 스트로브 신호 생성부의 회로도이다.
도2에 도시된 바와 같이, 제1 데이터 스트로브 신호 생성부(90A)는 제1 클럭전달부(91)와, 제2 클럭전달부(92)와, 데이터 스트로브 신호 출력부(93)를 구비한다. 제1 클럭전달부(91)는 라이징 지연고정클럭(RDLL)의 라이징 에지에 동기된 제1 라이징에지 타이밍신호(RCLK_DO2)와, 라이징 지연고정클럭(RDLL)의 폴링에지에 동기된 제1 폴링에지 타이밍신호(RCLK_DO2b)를 생성한다. 제2 클럭전달부(92)는 폴링 지연고정클럭(FDLL)의 라이징 에지에 동기된 제2 라이징에지 타이밍신호(FCLK_DO2)와, 폴링 지연고정클럭(FDLL)의 폴링에지에 동기된 제2 폴링에지 타이밍신호(FCLK_DO2b)를 생성한다.
데이터 스트로브 신호 출력부(93)는 인버터(I1,I2)와, 전송게이트(T1,T2)를 구비한다. 인버터(I1)는 접지전압(VSS)을 입력받아 전원전압레벨의 라이징 기준신호(RDOd)를 출력한다. 인버터(I2)는 전원전압(VDD)을 입력받아 접지전압 레벨이 폴링 기준신호(FDOd)를 출력한다. 전송게이트(T1)는 제1 라이징에지 타이밍신호(RCLK_DO2) 및 제1 폴링에지 타이밍신호(RCLK_DO2b)에 응답하여 라이징 기준신호(RDOd)를 선택적으로 인버터(I3)로 전달한다. 전송게이트(T2)는 제2 라이징에지 타이밍신호(FCLK_DO2) 및 제2 폴링에지 타이밍신호(FCLK_DO2b)에 응답하여 폴링 기준신호(FDOd)를 선택적으로 인버터(I3)로 전달한다. 인버터(I3)는 두개의 전송게이트(T1,T2)로부터 전달되는 신호를 반전하여 출력한다. 인버터(I4)는 인버터(I3)의 출력을 반전하여 제1 데이터 스트로브 신호(DQS)를 출력한다.
도3은 도1에 도시된 제2 데이터 스트로브 신호 생성부의 회로도이다.
도3을 참조하여 살펴보면, 제2 데이터 스트로브 신호 생성부(90B)는 도2에 도시된 제1 데이터 스트르브 신호 생성부(90A)의 회로 구성과 거의 유사하다. 다만, 데이터 스트로브 신호 출력부(96)의 라이징 기준신호(RDOd)는 접지전압레벨을 유지하고, 폴링 기준신호(FDOd)는 전원전압레벨을 가지는 것이 다를 뿐이다. 제2 데이터 스트로브 신호(DQSb)를 생성하는 과정에 대한 설명은 생략한다.
전술한 바와 같이 생성되는 데이터 스트로브 신호(DQS,DQSb)는 그 듀티비가 정확하게 50%를 유지하는 것이 매우 중요하다. 데이터 스트로브 신호(DQS,DQSb)는 그 듀티비가 정확하게 50%를 유지해야만 메모리 장치로부터 데이터를 입력받는 장치가 데이터 스트로브 신호의 천이에 동기시켜 데이터를 입력받을 때 최대한의 동작 마진을 가질 수 있다. 이를 위해 도1에 도시된 바와 같이, 반도체 메모리 장치의 지연고정된 클럭을 출력하는 경로에 듀티비를 맞추는 회로가 구비되어 있다.
그러나, 도1에 도시된 반도체 메모리 장치는 데이터 스트로브 신호(DQS,DQSb)의 듀티비가 정확하게 50%가 안될 경우 어떤 회로에서 문제가 생기는 지 알 수가 없는 문제점이 있다. 또한, 듀티비외의 다른 문제가 생겨서 데이터 스트로브 신호(DQS,DQSb)가 제대로 출력되지 않는 경우에 어떤 회로에서 문제가 생기는 지도 알 수 없다.
본 발명에서는 이를 해결하기 위해, 지연고정루프 회로의 내부블럭에서 출력되는 클럭을 외부에서 바로 쉽게 테스트할 수 있는 반도체 메모리 장치를 제공한다. 특히, 지연고정루프 회로의 내부블럭에서 출력되는 클럭을 데이터 스트로브 신호가출력되는 출력단을 통해 출력시킬 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭입력버퍼(6), 제1 딜레이회로(200A), 제2 딜레이회로(200B), 제1 위상비교기(300A), 제2 위상비교기(300B), 제1 지연모델(400A), 제2 지연모델(400B), 듀티보상 믹서회로(500A), 듀티보상 더미믹서회로(500B), 믹서 제어부(600), 듀티보정 위상비교회로(700), 파형분리기(800A), 더미 파형분리기(800B), 제1 데이터 스트로브 신호 생성부(900A), 제2 데이터 스트로브 신호 생성부(900B), 데이터 출력버퍼(1000)와 신호전달부(900C) 및 테스트 신호 생성부(1100)를 구비한다. 지연고정동작을 수행하여 지연고정클럭을 생성하기 위한 블럭들은 도1에 도시된 블럭들과 실질적으로 같은 동작을 수행한다. 본 실시예에 도시된 반도체 메모리 장치와 도1에 도시된 반도체 메모리 장치와 차이가 있는 회로블럭은 제1 데이터 스트로브 신호 생성부(900A), 제2 데이터 스트로브 신호 생성부(900B), 신호전달부(900C) 및 테스트 신호 생성부(1100)이다.
테스트 신호 생성부(1100)는 테스트 모드에서 어드레스 신호가 입력되는 입력패드(ADD)를 통해 입력되는 테스트 제어신호를 이용하여 테스트 신호(TDLL)을 생성한다. 구체적으로 테스트 신호(TDLL) 신호가 하이레벨인 경우에는 활성화된 상태이고 로우레벨로 출력되는 경우에는 비활성화상태이다.
제1 데이터 스트로브 신호 생성부(900A)는 듀티비 보정된 지연고정클럭을 이용하여 제1 데이터 스트로브 신호(DQS)를 외부로 출력하며, 테스트 모드에서는 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 신호를 데이터 스트로브 신호(DQS)가 출력되는 출력단을 통해 외부로 출력한다. 지연고정루프 회로는 클럭입력버퍼(6), 제1 딜레이회로(200A), 제2 딜레이회로(200B), 제1 위상비교기(300A), 제2 위상비교기(300B), 제1 지연모델(400A), 제2 지연모델(400B), 듀티 보상 믹서회로(500A), 듀티보상 더미믹서회로(500B), 믹서 제어부(600), 듀티보정 위상비교회로(700), 파형분리기(800A), 더미 파형분리기(800B)를 포함한다. 여기서 신호 전달부(900C)는 제1 및 제2 딜레이회로(200A,200B)에서 출력되는 신호의 감쇄를 보상하기 위한 회로이다.
본 실시예에 따른 반도체 메모리 장치는 지연고정루프 회로에서 지연고정동작을 수행하는 과정의 내부신호를 외부로 출력할 수 있는 것이 특징이다. 특히, 데이터 스트로브 신호를 출력하는 데이터 스트로브 신호 생성부를 이용하여 지연고정동작을 수행하는 과정의 내부신호를 외부로 출력한다. 본 실시예에서는 지연고정동작을 수행하는 과정의 내부신호로 딜레이 회로에서 출력되는 클럭(RSCLK, FACLK)를 선택했으나, 경우에 따라서 다른 블럭의 출력을 선택할 수도 있다. 여기서 지연고정동작은 제1 위상비교기(300A)와 제2 위상비교기(300B)에 입력되는 클럭(RCLK와 RCLK, RCLK와 FCLK)의 위상이 같아질 때까지 제1 딜레이회로(200A)와 제2 딜레이회로(200B)에서 지연되는 값을 조정하는 것을 말한다. 제1 위상비교기(300A)와 제2 위상비교기(300B)에 입력되는 클럭(RCLK와 RCLK, RCLK와 FCLK)의 위상이 같아져 제1 딜레이회로(200A)와 제2 딜레이회로(200B)에서 지연되는 값이 더 이상 변하지 않는 상태를 지연고정된 상태라고 하며, 이 때 제1 딜레이회로(200A)와 제2 딜레이회로(200B)에서 출력되는 라이징클럭(RSCLK)과 폴링클럭(FACLK)이 지연고정클럭이 된다. 듀티보정 믹서회로(50A)에서 출력되는 믹싱클럭(MIX)는 듀티 보정된 지연고정클럭이 된다.
도5는 도4에 도시된 제1 데이터 스트로브 신호 생성부의 회로도이다.
도5를 참조하여 살펴보면, 데이터 스트로브 신호 생성부(900A)는 지연고정된 클럭(RDLL)의 라이징에지에 동기된 라이징 클럭(RCLK_DO2)을 전달하기 위한 제1 클럭전달부(910A)와, 지연고정된 클럭(RDLL)의 폴링에지에 동기된 폴링 클럭을 전달하기 위한 제2 클럭전달부(920A)와, 데이터 스트로브 신호(DQS)를 생성하기 위한 기준신호(RDOd,FDOd)를 전달하되, 테스트 신호에 응답하여 내부신호(RCLK)를 기준신호(RDOd)로 하여 전달하기 위한 내부클럭 전달부(930B)와, 기준신호(RDOd,FDOd)를 이용하여 데이터 스트로브 신호(DQS)를 외부로 출력하며, 테스트 모드에서 내부클럭 전달부(930A)를 통해 제공되는 내부신호를 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하기 위한 데이터 스트로브 신호 출력부(940A)를 구비한다.
도6은 도4에 도시된 제2 데이터 스트로브 신호 생성부의 회로도이다. 도6에 도시된 제2 데이터 스트로브 신호 생성부(900B)는 도5에 도시된 제1 데이터 스트르브 신호 생성부(900A)의 회로 구성과 거의 유사하다. 다만, 데이터 스트로브 신호 출력부(930B)의 라이징 기준신호(RDOd)는 접지전압레벨을 유지하고, 폴링 기준신호(FDOd)로 테스트 신호(TDLL)가 전달되던지 또는 제2 딜레이회로(200B)의 출력신호(FCLK)가 전달되는 것이 다를 뿐이다. 따라서 제2 데이터 스트로브 신호(DQSb)를 생성하는 과정에 대한 설명은 생략한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 실시예에서는 데이터 스트로브 신호를 생성하는 회로를 통해 지연고정루프 회로의 내부 신호를 외부로 출력하였으나, 경우에 따라서는 다른 회로블럭을 통해 외부로 출력할 수 있을 것이다.
또한, 본 실시예에서는 지연고정루프의 듀티보정회로의 출력신호를 외부로 출력시켰으나, 경우에 따라서는 지연고정루프의 다른 회로블럭의 출력신호를 외부로 출력시킬 수 있을 것이다.
본 발명에 의해서 반도체 메모리 장치의 내부동작에 대한 테스트를 용이하게 할 수 있다.
본 발명에 의해서 지연고정루프 회로에서 지연고정되는 동작상태를 외부에서 쉽게 테스트할 수 있다. 또한 지연고정동작이 되지 않는 회로를 쉽게 찾을 수 있어 지연고정동작을 보다 신뢰성 있게 수행할 수 있는 반도체 메모리 장치를 쉽게 제조할 수 있다.
지연고정루프 회로의 내부블럭에서 출력되는 신호를 데이트 스트로브 신호 생성회로를 통해 출력시킴으로서, 추가적으로 구비되는 회로를 최소화하고, 추가적인 테스트 신호 입출력패드를 구비하지 않고도, 지연고정루프 회로의 내부블럭에서 출력되는 신호를 용이하게 반도체 메모리 장치의 외부에서 테스트할 수 있다.

Claims (23)

  1. 지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로;
    상기 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 테스트 모드에서는 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부; 및
    상기 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호로 전달하기 위한 전달수단
    을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지연고정루프 회로는
    시스템 클럭을 버퍼링하여 기준클럭을 생성하기 위한 클럭입력버퍼;
    기준클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교기;
    상기 위상비교기의 비교결과에 대응하는 지연값으로 상기 기준클럭을 지연시켜 상기 지연고정된 클럭을 출력하기 위한 딜레이 회로; 및
    상기 딜레이 회로의 출력을 모델링된 값만큼 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 모드에서 데이터 스트로브 신호 생성부에서 출력하는 신호는 상기 딜레이회로의 출력신호인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    데이터 스트로브 신호 생성부는
    상기 지연고정된 클럭의 라이징에지에 동기된 라이징 클럭을 전달하기 위한 제1 클럭전달부;
    상기 지연고정된 클럭의 폴링에지에 동기된 폴링 클럭을 전달하기 위한 제2 클럭전달부;
    데이터 스트로브 신호를 생성하기 위한 기준신호를 전달하되, 테스트 신호에 응답하여 상기 내부신호를 상기 기준신호로 전환하여 전달하기 위한 내부클럭 전달부; 및
    상기 기준신호를 이용하여 상기 데이터 스트로브 신호를 외부로 출력하며, 상기 테스트 모드에 상기 내부클럭 전달부를 통해 제공되는 상기 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하기 위한 데이터 스트로브 신호 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    테스트 모드시에 어드레스 신호가 입력되는 어드레스 입력패드를 통해 테스트 모드 제어신호를 입력받아 상기 테스트 신호를 생성하기 위한 테스트 신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지연고정클럭의 듀티비를 보정하여 상기 데이터 스트로브 신호 생성부로 출력하기 위한 듀티보정회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로;
    상기 지연고정루프 회로에서 출력되는 지연고정클럭의 듀티비를 보정하여 듀 티비 보정된 지연고정클럭을 출력하기 위한 듀티보정회로; 및
    상기 듀티비 보정된 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 테스트 모드에서는 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부
    를 구비하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호로 전달하기 위한 전달수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 지연고정루프 회로는
    시스템 클럭을 버퍼링하여 기준클럭을 생성하기 위한 클럭입력버퍼;
    기준클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교기;
    상기 위상비교기의 비교결과에 대응하는 지연값으로 상기 기준클럭을 지연시켜 상기 지연고정된 클럭을 출력하기 위한 딜레이 회로; 및
    상기 듀티보정회로의 출력을 모델링된 값만큼 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    데이터 스트로브 신호 생성부는
    상기 듀티비 보정된 지연고정클럭의 라이징에지에 동기된 라이징 클럭을 전달하기 위한 제1 클럭전달부;
    상기 듀티비 보정된 지연고정클럭의 폴링에지에 동기된 폴링 클럭을 전달하기 위한 제2 클럭전달부;
    데이터 스트로브 신호를 생성하기 위한 기준신호를 전달하되, 테스트 신호에 응답하여 상기 내부신호를 상기 기준신호로 전환하여 전달하기 위한 내부클럭 전달부; 및
    상기 기준신호를 이용하여 상기 데이터 스트로브 신호를 외부로 출력하며, 상기 테스트 모드에 상기 내부클럭 전달부를 통해 제공되는 상기 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하기 위한 데이터 스트로브 신호 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    테스트 모드시에 어드레스 신호가 입력되는 어드레스 입력패드를 통해 테스트 모드 제어신호를 입력받아 상기 테스트 신호를 생성하기 위한 테스트 신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 테스트 모드에서 데이터 스트로브 신호 생성부에서 출력하는 신호는 상기 딜레이회로의 출력신호인 것을 특징으로 하는 반도체 메모리 장치.
  13. 시스템 클럭을 전달받아 내부 클럭으로 생성하기 내부클럭 생성회로;
    상기 내부클럭을 입력받아 데이터 출력을 위한 기준클럭을 생성하기 위한 기준클럭 생성회로; 및
    상기 기준클럭을 이용하여 데이터 스트로브 신호를 생성하여 외부로 출력하며, 테스트 모드에서는 상기 내부클럭을 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부
    를 구비하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 테스트 모드시에 테스트 모드 제어신호를 입력받아 테스트 신호를 생성하기 위한 테스트 신호 생성부;
    지연고정동작을 수행하여 지연고정클럭을 생성하기 위해 다수의 회로블럭을 구비하고 있는 지연고정루프 회로; 및
    상기 지연고정클럭을 이용하여 데이터 스트로브 신호를 외부로 출력하며, 상기 테스트 신호에 응답하여 상기 지연고정루프 회로에 구비된 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하는 데이터 스트로브 신호 생성부
    을 구비하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 테스트 신호 생성부는
    어드레스 신호가 입력되는 어드레스 입력패드를 통해 테스트 모드 제어신호를 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 임의의 회로블럭중 하나에서 출력되는 내부신호를 상기 데이터 스트로브 신호로 전달하기 위한 전달수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 지연고정루프 회로는
    시스템 클럭을 버퍼링하여 기준클럭을 생성하기 위한 클럭입력버퍼;
    기준클럭과 피드백 클럭의 위상을 비교하기 위한 위상비교기;
    상기 위상비교기의 비교결과에 대응하는 지연값으로 상기 기준클럭을 지연시켜 상기 지연고정된 클럭을 출력하기 위한 딜레이 회로; 및
    상기 딜레이 회로의 출력을 모델링된 값만큼 지연시켜 상기 피드백클럭으로 출력하기 위한 지연모델
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 테스트 모드에서 데이터 스트로브 신호 생성부에서 출력하는 신호는 상기 딜레이회로의 출력신호인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    데이터 스트로브 신호 생성부는
    상기 지연고정된 클럭의 라이징에지에 동기된 라이징 클럭을 전달하기 위한 제1 클럭전달부;
    상기 지연고정된 클럭의 폴링에지에 동기된 폴링 클럭을 전달하기 위한 제2 클럭전달부;
    데이터 스트로브 신호를 생성하기 위한 기준신호를 전달하되, 테스트 신호에 응답하여 상기 내부신호를 상기 기준신호로 전환하여 전달하기 위한 내부클럭 전달부; 및
    상기 기준신호를 이용하여 상기 데이터 스트로브 신호를 외부로 출력하며, 상기 테스트 모드에 상기 내부클럭 전달부를 통해 제공되는 상기 내부신호를 상기 데이터 스트로브 신호가 출력되는 출력단을 통해 외부로 출력하기 위한 데이터 스트로브 신호 출력부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 17 항에 있어서,
    상기 지연고정클럭의 듀티비를 보정하여 상기 데이터 스트로브 신호 생성부로 출력하기 위한 듀티보정회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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