KR20080001124A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20080001124A
KR20080001124A KR1020060059256A KR20060059256A KR20080001124A KR 20080001124 A KR20080001124 A KR 20080001124A KR 1020060059256 A KR1020060059256 A KR 1020060059256A KR 20060059256 A KR20060059256 A KR 20060059256A KR 20080001124 A KR20080001124 A KR 20080001124A
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clock
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circuit
phase
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KR1020060059256A
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유민영
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주식회사 하이닉스반도체
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Abstract

본 발명은 듀티비를 맞춘 지연고정된 신호를 안정적으로 제공할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 기준신호의 위상과 클럭신호의 위상을 비교하여 상기 클럭신호의 지연을 고정한 제1 지연고정클럭을 출력하기 위한 제1 지연고정회로; 상기 클럭신호의 반전된 신호의 위상과 제2 기준신호의 위상을 비교하여 상기 클럭신호의 반전된 신호의 지연을 고정한 제2 지연고정클럭을 출력하기 위한 제2 지연고정회로; 및 상기 제1 지연고정클럭과 상기 제2 지연고정클럭을 이용하여 듀티비를 맞춘 제3 지연고정클럭을 출력하기 위한 듀티회로부를 구비하고, 상기 제1 지연고정클럭을 이용하여 상기 제1 기준신호를 생성하고, 상기 제2 지연고정클럭을 이용하여 상기 제2 기준신호를 생성하는 반도체 메모리 장치를 제공한다.
반도체, 지연고정루프, 듀티비, 클럭신호.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 클럭입력부 200 : 제1 지연고정루프
300 : 제2 지연고정루프 400 : 듀티회로부
500 : 지연고정된 클럭신호 출력부
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 메모리 장치의 지연고정동작을 수행하기 위한 회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데 이터를 요구하게 되면 반도체 메모리 장치는 데이터 요구 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로 부터 입력되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되어 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동시기 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 따라서 DDR 메모리 장치의 출력버퍼는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시키게 된다.
그러나, 메모리 장치에 입력된 시스템 클럭은 내부의 입력버퍼, 클럭신호 전 송라인등에 의해 필연적으로 지연시간을 가지고 출력버퍼에 도달하게 된다. 따라서 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하더라도, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지와는 맞지 않는 타이밍에서 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 출력버퍼로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 출력버퍼로 출력한다. 즉, 지연고정회로에 의해서 메모리 장치에 입력된 시스템 클럭은 지연값이 일정한 상태로 유지한 채로 출력버퍼로 전달되는 것이다. 이 때의 클럭을 지연고정된 클럭이라고 한다. 출력버퍼는 지연고정된 클럭에 동기시켜 데이터를 출력하고, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이 는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 것이다.
지연고정회로에서 지연고정된 클럭신호를 생성하여 출력하더라도 출력되는 신호의 듀티비는 맞지 않은 채로 출력이 된다. DDR 메모리 장치는 지연고정된 클럭신호의 라이징 에지와 폴링에지 타이밍 모두 데이터를 출력하는데 사용된다. 그러나, 지연고정된 클럭신호의 듀티비가 맞지 않은 상태로 제공되면, 지연고정된 클럭신호의 라이징 에지에 동기시켜 데이터를 출력하고, 폴링에지에 데이터를 동기시켜 출력하는 동작이 원활하게 이루어지지 않게 된다.
본 발명은 듀티비를 맞춘 지연고정된 신호를 안정적으로 제공할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 제1 기준신호의 위상과 클럭신호의 위상을 비교하여 상기 클럭신호의 지연을 고정한 제1 지연고정클럭을 출력하기 위한 제1 지연고정회로; 상기 클럭신호의 반전된 신호의 위상과 제2 기준신호의 위상을 비교하여 상기 클럭신호의 반전된 신호의 지연을 고정한 제2 지연고정클럭을 출력하기 위한 제2 지연고정회로; 및 상기 제1 지연고정클럭과 상기 제2 지연고정클럭을 이용하여 듀티비를 맞춘 제3 지연고정클럭을 출력하기 위한 듀티회로부를 구비하고, 상기 제1 지연고정클럭 을 이용하여 상기 제1 기준신호를 생성하고, 상기 제2 지연고정클럭을 이용하여 상기 제2 기준신호를 생성하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도1을 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 클럭입력부(10)와, 제1 지연고정회로(20), 제2 지연고정회로(30), 듀티회로부(40), 지연고정클럭 출력부(50)를 구비한다.
클럭입력부(10)는 클럭버퍼(13), 지연고정제어부(12), 클럭생성부(11)를 구비한다. 클럭입력부(10)에서는 외부에서 입력되는 클럭신호와 반전된 클럭신호를 이용하여 제1 지연고정회로(20)와 제2 지연고정회로에 제공하는 역할을 한다. 클럭생성부(11)는 외부에서 입력되는 클럭신호를 이용하여 메모리 장치의 내부 동작에 필요한 내부클럭을 생성하는 회로이다.
제1 지연고정회로(20)는 기준신호(FBCLKR)와, 버퍼링된 클럭신호(CLKIN)를 위상을 비교하여 같은 위상이 될 때까지 클럭신호(CLKIN)의 지연양을 조절하여 출력한다. 이를 위해 제1 지연고정회로(20)은 위상비교기(21), 위상 샘플러(22), 지연모델(29), 모드제너레이터(23), 딜레이 라인제어부(24), 코어스제어부(25), 미세 제어부(26), 코어스 딜레이라인(27), 미세 딜레이라인(28)등을 구비한다. 위상비교기(21)는 입력되는 두 신호의 위상을 비교하고 그 결과를 제공한다. 위상 샘플러(22)는 위상비교기(21)에서 비교한 결과에 대응하는 값을 샘플링하여 출력한다. 딜레이라인제어부(24)는 샘플링된 값에 대응하여 코어스(coarse) 제어부(25)와 미세 제어부(26)을 제어한다. 코어스 제어부(25)는 딜레이라인 제어부(24)의 제어에 응답하여 코어스 딜레이라인(27)에서 지연되는 값을 제어하게 된다. 미세 제어부(26)는 딜레이라인 제어부(24)의 제어에 응답하여 미세 딜레이라인(28)에서 지연되는 값을 제어하게 된다. 코어스 딜레이부(27)는 상대적으로 큰 단위딜레이를 가지고, 지연되는 값의 이동을 상대적으로 크게 할수 있도록 한 딜레이 라인이고, 미세 딜레이부(28)는 상대적으로 작은 단위딜레이를 가지고, 지연되는 값의 이동을 작게 할 수 있도록 한 딜레이 라인이다. 지연모델(29)은 반도체 메모리 장치에서 데이터를 출력시키기 위한 기준신호인 클럭신호가 메모리 장치의 내부 신호전달 경로에 의해 지연되는 값을 모델링하는 회로이다. 지연모델(29)에 의해 모델링된 값만큼 지연되어 기준신호(FBCLKR)이 출력된다.
제2 지연고정회로(20)는 제1 지연고정회로(30)와 유사한 동작을 하는 회로를 대칭적으로 구비하여, 기준신호(FBCLKF)와 클럭신호(CLKIN)의 반전된 신호의 위상을 비교하고 같은 위상이 될 때에 정해지는 지연값 만큼 클럭신호(CLKIN)의 반전된 신호를 지연고정시킨 신호를 출력하게 된다.
제1 지연고정회로(20)는 클럭신호의 지연고정을 위한 회로이고, 제2 지연고정회로(30)는 클럭신호의 반전된 신호의 지연고정을 위한 회로이다. 이렇게 2개의 지연고정회로(20,30)에서 출력되는 신호는 듀티회로부(40)로 입력된다.
듀티회로(40)은 두개의 지연고정회로(20,30)에서 출력되는 신호를 이용하여 최종적으로 듀티비가 같은 지연고정된 신호를 생성하여 출력한다. 이를 자세히 살펴보면, 제1 지연고정회로(20)에서 출력되는 제1 지연고정클럭과 제2 지연고정회로(30)에서 출력되는 제2 지연고정클럭의 라이징에지에 정열하고, 각각의 신호의 폴링 에지 타이밍의 중간포인트에서 트랜지션이 생기도록 하여 듀티비가 맞추어진 제3 지연고정클럭을 출력한다. DDR 메모리 장치는 클럭신호의 라이징에지에 데이터를 동기시켜 출력시키는 동작과 폴링에지에 데이터를 동기시켜 출력시키는 동작 모두 대칭적으로 진행하게 된다. 데이터의 출력을 위한 기준신호인 지연고정된 클럭신호의 듀티비를 맞추기 위해 제1 및 제2 지연고정회로(20,30)이 각각 지연고정동작을 수행하는 것이다.
지연고정된 클럭신호 출력부(50)는 위상 스플리터(51), 라이징에지용 지연고정클럭 드라이버(52), 폴링에지용 지연고정클럭 드라이버(53)을 출력한다. 지연고정된 클럭신호 출력부(50)는 듀티비를 맞춘 클럭신호(FBCLK_R)를 이용하여 각각 라이징 에지용 지연고정클럭과 폴링에지용 지연고정클럭을 출력하게 된다.
이 때 제1 지연고정회로의 지연모델(29)과 제2 지연고정회로의 지연모델(39)는 각각 듀비회로부(40)의 출력신호를 이용하여 모델링된 값만큼 지연하여 각각의 기준신호로 출력하게 된다. 그러나, 이 때 제1 및 제2 지연고정회로에서 출력되는 신호의 트랜지션 타이밍의 차이로 일정한 간격이상으로 발생할 경우에는 듀비회로부에서는 듀티비를 맞추는 동작을 하기가 어려워진다. 듀비회로부(40)에서 출력되 는 제3 지연고정클럭의 듀티비가 왜곡되어 출력될 수 있는 것이다. 이 경우 각각의 지연모델을 거친 기준신호가 버퍼링된 클럭신호의 트랜지션 타이밍이 너무 차이가 나서 마치 위상비교기로 입력되는 기준신호가 사라지는 것처럼 보이게 된다. 이는 제1 지연고정회로와 제2 지연고정회로는 0.5 * tCK 만큼의 차이를 갖고서 내부 딜레이의 지연양을 고정하는 회로이기 때문에 전원전압의 변화등에 따른 제1 지연고정클럭과 제2 지연고정클럭의 출력차이가 발생하게 된다. 이 경우에 듀티회로부에서 듀티를 보정하는 경우, 두 신호의 폴링에지의 차이가 크게 발생함으로서 듀비보정을 할 수 있는 한계치에 도달하여 되는 것이다. 그로 인해 듀비회로부에서 듀티가 왜곡된 신호를 출력하게 되는 것이다.
이를 해결하기 위해 본 발명에서는 제1 및 제2 지연고정회로(20,30)의 지연모델에 각각 입력되는 신호를 듀비회로부(40)의 출력신호가 아닌 입력신호를 이용하는 회로를 제안한다.
도2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭입력부(100)와, 제1 지연고정회로(200), 제2 지연고정회로(300), 듀티회로부(400), 지연고정클럭 출력부(500)를 구비한다.
클럭입력부(100)는 클럭버퍼(130), 지연고정제어부(120), 클럭생성부(110)를 구비한다. 클럭입력부(100)에서는 외부에서 입력되는 클럭신호와 반전된 클럭신호를 이용하여 제1 지연고정회로(200)와 제2 지연고정회로에 제공하는 역할을 한다. 클럭생성부(11)는 외부에서 입력되는 클럭신호를 이용하여 메모리 장치의 내부 동작에 필요한 내부클럭을 생성하는 회로이다.
제1 지연고정회로(200)는 기준신호(FBCLKR)와, 버퍼링된 클럭신호(CLKIN)를 위상을 비교하여 같은 위상이 될 때까지 클럭신호(CLKIN)의 지연양을 조절하여 출력한다. 이를 위해 제1 지연고정회로(200)은 위상비교기(210), 위상 샘플러(220), 지연모델(290), 모드제너레이터(230), 딜레이 라인제어부(240), 코어스제어부(250), 미세제어부(260), 코어스 딜레이라인(270), 미세 딜레이라인(280)등을 구비한다. 위상비교기(210)는 입력되는 두 신호의 위상을 비교하고 그 결과를 제공한다. 위상 샘플러(22)는 위상비교기(210)에서 비교한 결과에 대응하는 값을 샘플링하여 출력한다. 딜레이라인제어부(240)는 샘플링된 값에 대응하여 코어스(coarse) 제어부(25)와 미세 제어부(260)을 제어한다. 코어스 제어부(250)는 딜레이라인 제어부(24)의 제어에 응답하여 코어스 딜레이라인(270)에서 지연되는 값을 제어하게 된다. 미세 제어부(260)는 딜레이라인 제어부(24)의 제어에 응답하여 미세 딜레이라인(28)에서 지연되는 값을 제어하게 된다. 코어스 딜레이부(270)는 상대적으로 큰 단위딜레이를 가지고, 지연되는 값의 이동을 상대적으로 크게 할 수 있도록 한 딜레이 라인이고, 미세 딜레이부(280)는 상대적으로 작은 단위딜레이를 가지고, 지연되는 값의 이동을 작게 할 수 있도록 한 딜레이 라인이다. 지연모델(290)은 반도체 메모리 장치에서 데이터를 출력시키기 위한 기준신호인 클럭신호가 메모리 장치의 내부 신호전달 경로에 의해 지연되는 값을 모델링하는 회로이다. 지연모델(290)에 의해 모델링된 값만큼 지연되어 기준신호(FBCLKR)이 출력된다. 특히 지연모 델(290)은 듀티회로부(400)의 출력을 입력받는 것이 아니라 제1 지연고정회로의 출력신호를 이용하고 있다.
제2 지연고정회로(200)는 제1 지연고정회로(300)와 유사한 동작을 하는 회로를 대칭적으로 구비하여, 기준신호(FBCLKF)와 클럭신호(CLKIN)의 반전된 신호의 위상을 비교하고 같은 위상이 될 때에 정해지는 지연값 만큼 클럭신호(CLKIN)의 반전된 신호를 지연고정시킨 신호를 출력하게 된다. 제1 지연고정회로(200)는 클럭신호의 지연고정을 위한 회로이고, 제2 지연고정회로(300)는 클럭신호의 반전된 신호의 지연고정을 위한 회로이다. 이렇게 2개의 지연고정회로(200,300)에서 출력되는 신호는 듀티회로부(400)로 입력된다.
듀티회로(400)는 두개의 지연고정회로(200,300)에서 출력되는 신호를 이용하여 최종적으로 듀티비가 같은 지연고정된 신호를 생성하여 출력한다. 이를 자세히 살펴보면, 제1 지연고정회로(200)에서 출력되는 제1 지연고정클럭과 제2 지연고정회로(300)에서 출력되는 제2 지연고정클럭의 라이징에지에 정열하고, 각각의 신호의 폴링 에지 타이밍의 중간포인트에서 트랜지션이 생기도록 하여 듀티비가 맞추어진 제3 지연고정클럭을 출력한다. DDR 메모리 장치는 클럭신호의 라이징에지에 데이터를 동기시켜 출력시키는 동작과 폴링에지에 데이터를 동기시켜 출력시키는 동작 모두 대칭적으로 진행하게 된다. 데이터의 출력을 위한 기준신호인 지연고정된 클럭신호의 듀티비를 맞추기 위해 제1 및 제2 지연고정회로(200,300)이 각각 지연고정동작을 수행하는 것이다.
지연고정된 클럭신호 출력부(500)는 위상 스플리터(510), 라이징에지용 지연 고정클럭 드라이버(52), 폴링에지용 지연고정클럭 드라이버(530)을 출력한다. 지연고정된 클럭신호 출력부(500)는 듀티비를 맞춘 클럭신호(FBCLK_R)를 이용하여 각각 라이징 에지용 지연고정클럭과 폴링에지용 지연고정클럭을 출력하게 된다. 여기서는 위상스플리터(540)는 더미로 배치된 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 듀티비를 맞추기 위해 제1 지연고정회로와 제2 지연고정회로를 사용하고, 이들의 출력신호를 이용하여 듀티비를 맞추어서 최종 지연고정된 클럭신호를 출력할 때에, 제1 지연고정회로와 제2 지연고정회로는 듀티비를 맞추는 회로의 출력이 아닌 입력신호를 이용하여 지연고정동작을 수행하게 된다. 이렇게 함으로서, 듀티비를 맞추는 회로의 왜곡된 동작이 지연고정동작에 반영되지 않게 되어, 보다 신뢰성있는 지연고정동작을 수행할 수 있다.

Claims (4)

  1. 제1 기준신호의 위상과 클럭신호의 위상을 비교하여 상기 클럭신호의 지연을 고정한 제1 지연고정클럭을 출력하기 위한 제1 지연고정회로;
    상기 클럭신호의 반전된 신호의 위상과 제2 기준신호의 위상을 비교하여 상기 클럭신호의 반전된 신호의 지연을 고정한 제2 지연고정클럭을 출력하기 위한 제2 지연고정회로; 및
    상기 제1 지연고정클럭과 상기 제2 지연고정클럭을 이용하여 듀티비를 맞춘 제3 지연고정클럭을 출력하기 위한 듀티회로부
    를 구비하고, 상기 제1 지연고정클럭을 이용하여 상기 제1 기준신호를 생성하고, 상기 제2 지연고정클럭을 이용하여 상기 제2 기준신호를 생성하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 지연고정회로는
    상기 제1 지연고정클럭을 예정된 모델링값 만큼 지연시켜 출력하기 위한 제1 지연모델;
    상기 제1 지연모델의 출력과 상기 클럭신호의 위상을 비교하기 위한 제1 위상비교기;
    상기 제1 위상비교기의 비교결과에 따라 상기 클럭신호의 지연양을 조절하여 출력하기 위한 제1 딜레이 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 지연고정회로는
    상기 제2 지연고정클럭을 예정된 모델링값 만큼 지연시켜 출력하기 위한 제2 지연모델;
    상기 제2 지연모델의 출력과 상기 클럭신호의 위상을 비교하기 위한 제2 위상비교기;
    상기 제2 위상비교기의 비교결과에 따라 상기 클럭신호의 지연양을 조절하여 출력하기 위한 제2 딜레이 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 듀티회로부는
    상기 제1 지연고정클럭과 상기 제2 지연고정클럭의 위상을 믹싱하여 상기 제3 지연고정클럭을 출력하기 위한 위상믹싱회로;
    상기 제1 지연고정클럭과 상기 제2 지연고정클럭의 위상을 감지하기 위한 제3 위상비교기;
    상기 제3 위상비교기에 비교결과에 따라 상기 위상믹싱회로를 제어하기 위한 듀티제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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