KR100807115B1 - 반도체 메모리 장치 및 그의 구동방법 - Google Patents

반도체 메모리 장치 및 그의 구동방법 Download PDF

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Abstract

본 발명은 고주파수의 시스템 클럭을 입력받아 보다 용이하게 지연고정된 동작을 수행할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 제1 클럭입력버퍼; 상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 제2 클럭입력버퍼; 상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하기 위한 아날로그 듀티보정회로; 상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클럭을 출력하기 위한 믹싱회로; 및 상기 제3 내부클럭을 이용하여 지연고정된 클럭신호를 출력하기 위한 지연고정회로를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 지연고정루프, 듀티보정회로, 듀티보정.

Description

반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.
도3은 도2에 도시된 아날로그 듀티보정회로를 나타내는 블럭구성도.
도4는 도2에 도시된 클럭입력버퍼를 나타내는 회로도.
도5는 도2에 도시된 믹싱회로를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
P1 ~ P6 : 피모스트랜지스터 N1 ~ N8 : 앤모스트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시킨다.
그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.
이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.
실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도이다.
도1에 도시된 바와 같이, 종래기술에 의한 반도체 메모리 장치는 클럭버퍼(11), 클럭드라이버(15), 제1 레플리카모델(16a), 제2 레플리카모델(16b), 제1 지연고정회로(18a), 제2 지연고정회로(18b), 듀티보정회로(20), 라이징클럭 드라이버(21a), 폴링클럭 드라이버(21b)를 구비한다.
클럭버퍼(11)는 외부에서 입력되는 시스템 클럭(CLK, CLKB)을 입력받아 버퍼링하여 라이징 클럭(RCLK)을 출력한다. 클럭드라이버(15)는 라이징 클럭(RCLK)을 입력받아 기준클럭(REFCLK)을 출력한다. 제1 지연고정회로(18a)는 기준클럭(RECLKR)과 라이징 피드백클럭(FBCLKR)을 입력받아 기준클럭(REFCLK)을 일정시간 지연시킨 클럭을 출력한다. 제2 지연고정회로(18b)는 기준클럭(REFCLK)과 폴링 피드백클럭(FBCLKF)을 입력받아 기준클럭(RECLKR)을 일정시간 지연시킨 클럭을 출력한다. 듀티보정회로(20)는 제1 지연고정회로(18a)와 제 지연고정회로(18b)에서 출력되는 신호의 듀티비를 조정하여 출력한다.
제1 레플리카 모델(16a)는 듀티보정회로(20)에서 출력되는 클럭(FBCLK_PR)을 모델링된 값만큼 지연시켜 라이징 피드백클럭(FBCLKR)을 출력한다. 제2 레플리카 모델(16b)은 듀티보정회로(20)에서 출력되는 클럭(FBCLK_PF)을 모델링된 값만큼 지 연시켜 폴링 피드백클럭(FBCLKR)을 출력한다. 라이징 클럭드라이버(21a)는 듀티 보정회로(20)에서 출력되는 클럭신호를 입력받아 지연고정된 라이징 클럭(RCLK_DLL)을 출력한다. 폴링 클럭드라이버(21b)는 듀티 보정회로(20)에서 출력되는 클럭신호를 입력받아 지연고정된 폴링 클럭(FCLK_RLL)을 출력한다.
제1 지연고정회로는 기준클럭과 기준클럭을 일정하게 지연시킨 클럭을 이용하여, 기준클럭을 지연시켜 듀티 보정회로로 출력한다. 제2 지연고정회로는 기준클럭과 기준클럭을 반전한 다음 일정하게 지연시켠 클럭신호를 이용하여, 기준클럭의 지연시켜 듀티 보정회로로 출력한다. 이렇게 2개의 지연고정회로를 이용하는 이유는 지연고정된 클럭의 듀티비를 쉽게 맞추기 위해서이다. 제1 지연고정회로(18a)는 기준클럭의 라이징 에지를 기준으로 지연고정동작을 수행하고, 제2 지연고정회로(18b)는 기준클럭의 폴링에지를 기준으로 지연고정동작을 수행한다. 이렇게 각각 지연고정동작을 수행하고, 듀티보정회로에서 제1 및 제2 지연고정회로(18a,18b)에서 출력되는 두 클럭신호를 믹싱하여 듀티가 보정된 클럭을 출력한다. 따라서 제2 지연고정회로(18b)는 제1 지연고정회로(18a)에 비해서 1/2 클럭 만큼 차이를 가지고서 동작을 수행하게 된다.
한편, 반도체 메모리 장치의 동작속도가 점점 더 빨라짐에 따라 메모리 장치에 입력되는 시스템 클럭의 주파수가 점저 더 높아지고 있다. 반도체 메모리 장치가 동작하는 마진이 점점 좁아지고 있으며, 지연고정된 클럭을 만드는 동작에 대한 마진도 점점 더 줄어들고 있다. 특히 제2 지연고정회로에서 제1 지연고정회로(18a)에 비해서 1/2 클럭 만큼 차이를 가지고서 동작을 수행하기 때문에 정확한 지연고 정동작을 수행하기가 더 어려워지고 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 고주파수의 시스템 클럭을 입력받아 보다 용이하게 지연고정된 동작을 수행할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 제1 클럭입력버퍼; 상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 제2 클럭입력버퍼; 상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하기 위한 아날로그 듀티보정회로; 상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클럭을 출력하기 위한 믹싱회로; 및 상기 제3 내부클럭을 이용하여 지연고정된 클럭신호를 출력하기 위한 지연고정회로를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비 를 보정하여 출력하는 제1 클럭입력버퍼; 상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 제2 클럭입력버퍼; 상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하기 위한 아날로그 듀티보정회로; 상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클럭을 출력하기 위한 믹싱회로; 제1 분주클럭과 상기 제3 내부클럭의 라이징 에지를 기준으로 지연고정동작을 수행하는 제1 지연고정회로; 저장된 값보다 상기 제3 내부클럭의 에지와 에지 사이의 구간이 작으면 감지신호를 활성화시켜 출력하는 감지부; 상기 감지신호에 응답하여 상기 제1 지연고정회로의 출력을 소정의 값으로 분주한 상기 제1 분주클럭을 상기 제1 지연고정회로로 출력하는 제1 분주회로; 제2 분주클럭과 상기 제3 내부클럭의 폴링 에지를 기준으로 지연고정동작을 수행하는 제2 지연고정회로; 및 상기 감지신호에 응답하여 상기 제2 지연고정회로의 출력을 소정의 값으로 분주한 상기 제2 분주클럭을 상기 제2 지연고정회로로 출력하는 제2 분주회로를 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 단계; 상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 단계; 상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하는 단계; 상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클럭을 출력하는 단계; 및 상기 제3 내부클럭을 이용하여 지연고정된 클럭신호를 출력하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.
도2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 제1 클럭버퍼(110), 제2 클럭버퍼(120), 아날로그 듀티보정회로(130), 믹싱회로(140), 클럭드라이버(150), 제1 레플리카 모델(160a), 제2 레플리카 모델(160b), 제1 분주회로(170a), 제2 분주회로(170b), 제1 지연고정회로(180a), 제2 지연고정회로(180b), 감지부(190), 듀티보정회로(200), 라이징클럭 드라이버(200a), 폴링클럭 드라이버(200b)을 구비한다.
제1 클럭버퍼(110)는 반전된 시스템 클럭신호(CLKB)에 대응하여 시스템 클럭신호(CLK)를 버퍼링한 제1 내부클럭(RCLK_DCC)을 출력하되, 제어신호(RVREF,FVREF)에 응답하여 제1 내부클럭(110)의 듀티비를 보정하여 출력한다. 제2 클럭버퍼(120)는 시스템 클럭신호(CLK)에 대응하여 반전된 시스템 클럭신호(CLKB)를 버퍼링한 제2 내부클럭(FCLK_DCC)을 출력하되, 제어신호(RVREF,FVREF)에 응답하여 제2 내부클 럭(FCLK_DCC)의 듀티비를 보정하여 출력한다. 아날로그 듀티 보정회로(130)는 제1 내부클럭(RCLK_DCC)과 제2 내부클럭(FCLK_DCC)의 듀티비에 대응하는 제어신호(RVREF,FVREF)를 출력한다. 믹싱회로(140)는 제1 내부클럭(RCLK_DCC)과 제2 내부클럭(FCLK_DCC)을 믹싱하여 듀티보정된 제3 내부클럭(MI)을 출력한다. 클럭드라이버(150)는 제3 내부클럭(MI)을 입력받아 기준클럭(REFCLK)을 출력한다.
따라서 본 실시예에 따른 반도체 메모리 장치는 지연고정동작을 수행하는데 있어서, 먼저 입력된 시스템 클럭의 듀티비를 조정한 다음 지연고정회로로 전달하는 것이 하나의 특징이다. 이렇게 듀티가 보정된 기준클럭(REFCLK)를 이용하여 제1 및 제2 지연고정회로(180a,180b)에서 지연고정동작을 수행하면, 보다 용이하게 지연고정동작을 수행할 수 있다. 특히 제2 지연고정회로(180b)는 제1 지연고정회로보다 1/2 클럭만큼 늦은 타이밍으로 동작하게 되는데, 기준클럭이 듀티비가 정확하게 맞게 제2 지연고정회로(180b)로 입력된다면, 제2 지연고정회로(180b)이 보다 용이하게 지연고정동작을 수행할 수 있는 것이다.
계속해서 살펴보면, 감지부(190)는 저장된 값보다 기준클럭(REFCLK)의 로직하이 구간 또는 로직 로우구간이 작으면 감지신호(TCK_DET)를 활성화시켜 출력한다. 제1 및 제2 분주회로(170a,170b)는 감지신호(TCK_DET)에 응답하여 각각 제1 지연고정회로(180a)와 제2 지연고정회로(180b)에서 출력되는 값을 분주하여 출력하거나 분주하지 않고 그대로 출력한다. 제1 레플리카 모델(160a)과 제2 레플리카 모델(160b)은 각각 제1 및 제2 분주회로의 출력을 모델링된 만큼 지연시킨 피드백 클럭(FBCLKR,FBCLKF)을 각각 제1 지연고정회로(180a)와 제2 지연고정회로(180b)로 출력한다.
기준클럭(REFCLK)의 주파수가 일정수준 이상이 되면 제1 및 제2 분주회로(170a, 170b)에서 분주하여 출력하기 때문에 결국, 피드백 클럭(FBCLKR,FBCLKF)의 주파수도 낮아진다. 따라서 시스템 클럭이 고주파로 입력되더라도, 제1 지연고정회로(180a)와, 제2 지연고정회로(180b)의 지연고정동작도 보다 원활하게 진행될 수 있다.
제1 지연고정회로(180a)와 제2 지연고정회로(180b)는 일반적인 지연고정동작에 필요한 딜레이라인과 딜레이라인 제어부와 위상비교기등을 구비하고 있다. 제1 지연고정회로(180a)는 구비되 회로들을 이용하여, 피드백클럭(FBCLKR)의 위상과 기준클럭(REFCLK)의 위상을 비교하여, 기준클럭(REFCLK)의 지연값을 고정시킨 클럭을 출력한다. 제2 지연고정회로(180b)의 동작도 제1 지연고정회로(180a)의 동작과 유사하나, 기준클럭을 반전시킨 다음 지연고정시켜 출력한다. 즉, 제1 지연고정회로(180a)는 기준클럭의 라이징 에지를 이용하여 지연고정동작을 수행하고, 제2 지연고정회로(180b)는 기준클럭의 폴링에지를 이용하여 지연고정동작을 수행하는 것이다.
듀티보정회로(200)는 제1 지연고정회로(180a)와 제2 지연고정회로(180b)의 출력을 입력받아 듀티가 보정된 클럭을 출력한다. 기준클럭(REFCLK)가 이미 듀티가 보정되었지만, 지연고정동작을 수행하는 과정에서 틀어진 듀티를 듀티보정회로(200)가 한번더 맞추는 것이다. 라이징 클럭드라이버(210a)는 듀티보정회로(200)에서 출력되는 클럭을 지연고정된 라이징 클럭(RCLK_DLL)으로 출력한다. 폴링 클럭 드라이버(210b)는 듀티보정회로(200)에서 출력되는 클럭을 지연고정된 폴링 클럭(FCLK_DLL)으로 출력한다. 반도체 메모리 장치는 지연고정된 라이징 클럭(RCLK_DLL)과 지연고정된 폴링 클럭(FCLK_DLL)의 천이타이미에 맞추어 데이터를 외부로 출력시킨다.
본 실시예에 따른 반도체 메모리 장치는 지연고정동작을 수행하는 데 있어서, 제1 및 제2 지연고정회로(180a,180b)에서 출력되는 클럭이 듀티보정회로를 거치지 않고, 바로 피드백 클럭을 만들기 위한 회로들, 즉 레플리카 모델들로 출력되는 것이 또하나의 특징이다.
노이즈나 구동전압의 흔들림등으로 제1 지연고정회로와 제2 지연고정회로에서 출력되는 클럭의 위상이 듀티 보정회로의 동작범위를 벗어난 상태로 입력되는 경우가 있다. 이를 경우 듀티 보정회로가 제대로 동작하지 않기 때문에, 듀티보정회로의 출력이 피드백 클럭을 만드는 회로, 즉 레플리카 모델로 출력되면, 왜곡된 피드백 클럭이 지연고정회로로 입력될 수 있다. 이를 방지하지 위해, 본 실시예에 따른 반도체 메모리 장치는 제1 및 제2 지연고정회로에서 출력되는 클럭이 듀티보정회로를 거치지 않고 바로 피드백 클럭을 만드는 회로, 즉 레플리카 모델로 출력되도록 하고 있다.
도3은 도2에 도시된 아날로그 듀티보정회로를 나타내는 블럭구성도이다.
도3에 도시된 바와 같이, 아날로그 듀티보정회로(130)는 제어부(131), 전하펌핑부(132), 전압비교부(133), 5비트 카운터(134), 디지털-아날로그 변환기(135)를 구비한다. 제어부(131)는 전하펌핑부(132)와, 전압비교부(133)를 제어하기 위한 블럭이다. 전하펌핑부(132)는 제1 클럭버퍼(110)에서 출력되는 제1 내부클럭(RCLK_DCC)과 제2 클럭버퍼(120)에서 출력되는 제2 내부클럭(FCLK_DCC)이 각각 제1 로직 레벨(하이레벨 또는 로우레벨)을 유지하는 구간에 대응하여 전하를 펌핑한다. 전압비교부(133)는 전하펌핑부(132)에서 전하를 펌핑하는 양에 대응하여 생성되는 두 전압의 레벨을 비교한다. 카운터(134)는 전압 비교부(133)의 비교결과에 대응하는 카운팅 값을 출력한다. 디지털-아날로그 변환기(135)는 카운터(134)에서 카운팅된 값에 대응하는 아날로그 값을 가지는 제1 제어신호(FVREF)와 제2 제어신호(RVREF)를 출력한다.
또한 도3에 도시되 바와 같이, 제1 클럭버퍼(110)는 제1 입력버퍼(111)와, 제1 클럭드라이버(112)를 구비한다. 제2 클럭버퍼(120)는 제1 입력버퍼(121)와, 제2 클럭드라이(120)를 구비한다.
도4는 도2에 도시된 클럭입력버퍼를 나타내는 회로도이다. 특히 입력버퍼를 나타낸 것이다.
도4에 도시된 바와 같이, 제1 입력버퍼(111)는 제1 노드(A)와 제2 노드(B)에 각각 일정한 제1 및 제2 전류를 제공하기 위한 제1 전류미러(111a)와, 제1 노드(A)와 제2 노드(B)를 통해 제1 전류미러(111a)에 의해 제공되는 상기 제1 및 제2 전류를 각각 흘려보내기 위한 제2 전류미러(111b)와, 기준신호(VREF)에 응답하여 제2 전류미러(111b)에 의해 제공되는 제1 전류 및 제2 전류를 흘려보내기 위한 제3 전류미러(111c)와, 아날로그 듀티보정회로(130)에서 제공되는 제1 제어신호(RVREF)에 대응하여 시스템 클럭신호(CLK)를 버퍼링하여 제1 노드(A)로 전달하는 제1 입력버 퍼(111d)와, 아날로그 듀티보정회로(130)에서 제공되는 제2 제어신호(FVREF)에 대응하여 반전된 시스템 클럭신호(CLKB)를 버퍼링하여 제2 노드(B)로 전달하는 제2 입력버퍼(111e)와, 제1 노드(A)에 인가되는 신호를 그에 대응하는 로직값으로 천이시켜 제1 내부클럭(RCLK_DCC)을 출력하기 위한 로직회로(111f)를 구비한다.
또한, 제1 입력버퍼(111)는 인에이블 신호(CLKEN)에 응답하여 제1 노드(A)에 프리차지 전압을 제공하기 위한 제1 스위치부(111g)와, 인에이블 신호(CLKEN)에 응답하여 제2 노드(B)에 프리차지 전압을 제공하기 위한 제2 스위치부(111h)와, 인에이블 신호(CLKEN)에 응답하여 제3 전류미러(111c)에 의해 제공되는 제1 및 제2 전류를 방전시키기 위한 제3 스위치(111i)를 더 구비한다.
제1 클럭버퍼(110)에 구비되는 제2 입력버퍼(111)는 제1 입력버퍼와 같은 회로로 구성되었으며, 입력되는 제어신호(RVREF,FVREF)와, 시스템 클럭신호(CLK,CLKB)를 제1 클럭입력버퍼와 반대로 입력받는 것이 다른점이다.
도5는 도2에 도시된 믹싱회로를 나타내는 회로도이다.
도5에 도시된 바와 같이, 믹싱회로(140)는 제1 내부클럭(RCLK_DCC)을 입력으로 받는 제1 인버터(I2)와, 제2 내부클럭(FCLK_DCC)을 입력으로 받는 제2 인버터(I3)를 구비한다. 제1 인버터(I2)와 제2 인버터(I3)의 출력단은 공통단자로 연결되는 것을 특징으로 한다.
이상에서 살펴본 바와 같이, 본 실시예에 다른 반도체 메모리 장치는 시스템 클럭신호를 입력받는 입력부에서 듀티보정을 하여 지연고정회로로 출력하는 것이 첫번째 특징이다. 또한, 듀티보정된 기준클럭의 주파수가 예정된 값보다 더 높을 경우에는 이를 분주하여 지연고정동작을 수행하는 것이 두번째 특징이다. 세번째 특징은 지연고정회로의 출력이 듀티 보정회로를 거치지 않고, 바로 피드백 클럭신호를 만드는데 사용되는 것이 특징이다. 전술한 특징들에 의해 본 발명에 의한 반도체 메모리 장치는 시스템 클럭을 입력받아 보다 용이하게 지연고정동작을 수행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 반도체 메모리 장치가 지연고정된 클럭신호를 보다 안정적으로 생성할 수 있다. 지연고정된 클럭가 안정적으로 생성되면, 반도체 메모리 장치가 보다 안정적으로 신뢰성있는 타이밍에 데이터를 출력시킬 수 있다. 그로 인해 본 발명에 의한 반도체 메모리 장치를 구비하는 시스템의 동작상 신뢰성이 향상될 수 있다.

Claims (19)

  1. 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 제1 클럭입력버퍼;
    상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 제2 클럭입력버퍼;
    상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하기 위한 아날로그 듀티보정회로;
    상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클럭을 출력하기 위한 믹싱회로; 및
    상기 제3 내부클럭을 이용하여 지연고정된 클럭신호를 출력하기 위한 지연고정회로
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지연고정회로는
    상기 제3 내부클럭의 라이징 에지를 기준으로 지연고정동작을 수행하는 제1 지연고정회로; 및
    상기 제3 내부클럭의 폴링 에지를 기준으로 지연고정동작을 수행하는 제2 지연고정회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    저장된 값보다 상기 제3 내부클럭의 에지와 에지 사이의 구간이 작으면 감지신호를 활성화시켜 출력하는 감지부; 및
    상기 감지신호에 응답하여 상기 지연고정회로의 출력을 소정의 값으로 분주하여 상기 지연고정회로로 출력하는 분주회로를 더 구비하며,
    상기 지연 고정회로는 상기 분주회로의 출력과 상기 제3 내부클럭을 이용하여 지연고정동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 클럭입력버퍼는
    제1 노드와 제2 노드에 각각 일정한 제1 및 제2 전류를 제공하기 위한 제1 전류미러;
    상기 제1 노드와 제2 노드를 통해 상기 제1 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 각각 흘려보내기 위한 제2 전류미러;
    기준신호에 응답하여 상기 제2 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 흘려보내기 위한 제3 전류미러;
    상기 아날로그 듀티보정회로에서 제공되는 제1 제어신호에 대응하여 상기 시스템 클럭신호를 버퍼링하여 상기 제1 노드로 전달하는 제1 입력버퍼;
    상기 아날로그 듀티보정회로에서 제공되는 제2 제어신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링하여 상기 제2 노드로 전달하는 제2 입력버퍼; 및
    상기 제1 노드에 인가되는 신호를 그에 대응하는 로직값으로 천이시켜 상기 제1 내부클럭을 출력하기 위한 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 클럭입력버퍼는
    제3 노드와 제4 노드에 각각 일정한 제3 및 제4 전류를 제공하기 위한 제4 전류미러;
    상기 제3 노드와 제4 노드를 통해 상기 제4 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 각각 흘려보내기 위한 제5 전류미러;
    상기 기준신호에 응답하여 상기 제5 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 흘려보내기 위한 제6 전류미러;
    상기 아날로그 듀티보정회로에서 제공되는 상기 제1 제어신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링하여 상기 제3 노드로 전달하는 제3 입력버퍼;
    상기 아날로그 듀티보정회로에서 제공되는 상기 제2 제어신호에 대응하여 상기 시스템 클럭신호를 버퍼링하여 상기 제4 노드로 전달하는 제4 입력버퍼; 및
    상기 제3 노드에 인가되는 신호를 그에 대응하는 로직값으로 천이시켜 상기 제2 내부클럭을 출력하기 위한 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 클럭입력버퍼는
    인에이블 신호에 응답하여 상기 제1 노드에 프리차지 전압을 제공하기 위한 제1 스위치;
    상기 인에이블 신호에 응답하여 상기 제2 노드에 상기 프리차지 전압을 제공하기 위한 제2 스위치;
    상기 인에이블 신호에 응답하여 상기 제3 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 방전시키기 위한 제3 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 클럭입력버퍼는
    상기 인에이블 신호에 응답하여 상기 제3 노드에 프리차지 전압을 제공하기 위한 제4 스위치;
    상기 인에이블 신호에 응답하여 상기 제4 노드에 상기 프리차지 전압을 제공하기 위한 제5 스위치;
    상기 인에이블 신호에 응답하여 상기 제6 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 방전시키기 위한 제6 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 아날로그 듀티보정회로는
    상기 제1 클럭입력버퍼에서 출력되는 제1 클럭과 상기 제2 클럭입력버퍼에서 출력되는 제2 클럭이 각각 제1 로직 레벨을 유지하는 구간에 대응하여 전하를 펌핑하는 전하 펌핑부;
    상기 전하펌핑부에서 전하를 펌핑하는 양에 대응하는 생성되는 두 전압의 레벨을 비교하기 위한 전압 비교부;
    상기 전압 비교부의 비교결과에 대응하는 카운팅 값을 출력하는 카운터; 및
    상기 카운터에서 카운팅된 값에 대응하는 아날로그 값을 가지는 상기 제1 제어신호와 상기 제2 제어신호를 출력하는 디지털-아날로그 변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 믹싱회로는
    상기 제1 내부클럭을 입력으로 받는 제1 인버터; 및
    상기 제2 내부클럭을 입력으로 받는 제2 인버터를 구비하고, 상기 제1 인버터와 상기 제2 인버터의 출력단은 공통단자로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 제1 클럭입력버퍼;
    상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 제2 클럭입력버퍼;
    상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하기 위한 아날로그 듀티보정회로;
    상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클 럭을 출력하기 위한 믹싱회로;
    제1 분주클럭과 상기 제3 내부클럭의 라이징 에지를 기준으로 지연고정동작을 수행하는 제1 지연고정회로;
    저장된 값보다 상기 제3 내부클럭의 에지와 에지 사이의 구간이 작으면 감지신호를 활성화시켜 출력하는 감지부;
    상기 감지신호에 응답하여 상기 제1 지연고정회로의 출력을 소정의 값으로 분주한 상기 제1 분주클럭을 상기 제1 지연고정회로로 출력하는 제1 분주회로;
    제2 분주클럭과 상기 제3 내부클럭의 폴링 에지를 기준으로 지연고정동작을 수행하는 제2 지연고정회로; 및
    상기 감지신호에 응답하여 상기 제2 지연고정회로의 출력을 소정의 값으로 분주한 상기 제2 분주클럭을 상기 제2 지연고정회로로 출력하는 제2 분주회로
    를 구비하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 클럭입력버퍼는
    제1 노드와 제2 노드에 각각 일정한 제1 및 제2 전류를 제공하기 위한 제1 전류미러;
    상기 제1 노드와 제2 노드를 통해 상기 제1 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 각각 흘려보내기 위한 제2 전류미러;
    기준신호에 응답하여 상기 제2 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 흘려보내기 위한 제3 전류미러;
    상기 아날로그 듀티보정회로에서 제공되는 제1 제어신호에 대응하여 상기 시스템 클럭신호를 버퍼링하여 상기 제1 노드로 전달하는 제1 입력버퍼;
    상기 아날로그 듀티보정회로에서 제공되는 제2 제어신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링하여 상기 제2 노드로 전달하는 제2 입력버퍼; 및
    상기 제1 노드에 인가되는 신호를 그에 대응하는 로직값으로 천이시켜 상기 제1 내부클럭을 출력하기 위한 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제2 클럭입력버퍼는
    제3 노드와 제4 노드에 각각 일정한 제3 및 제4 전류를 제공하기 위한 제4 전류미러;
    상기 제3 노드와 제4 노드를 통해 상기 제4 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 각각 흘려보내기 위한 제5 전류미러;
    상기 기준신호에 응답하여 상기 제5 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 흘려보내기 위한 제6 전류미러;
    상기 아날로그 듀티보정회로에서 제공되는 상기 제1 제어신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링하여 상기 제3 노드로 전달하는 제3 입력버퍼;
    상기 아날로그 듀티보정회로에서 제공되는 상기 제2 제어신호에 대응하여 상기 시스템 클럭신호를 버퍼링하여 상기 제4 노드로 전달하는 제4 입력버퍼; 및
    상기 제3 노드에 인가되는 신호를 그에 대응하는 로직값으로 천이시켜 상기 제2 내부클럭을 출력하기 위한 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 클럭입력버퍼는
    인에이블 신호에 응답하여 상기 제1 노드에 프리차지 전압을 제공하기 위한 제1 스위치;
    상기 인에이블 신호에 응답하여 상기 제2 노드에 상기 프리차지 전압을 제공하기 위한 제2 스위치;
    상기 인에이블 신호에 응답하여 상기 제3 전류미러에 의해 제공되는 상기 제1 및 제2 전류를 방전시키기 위한 제3 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제2 클럭입력버퍼는
    상기 인에이블 신호에 응답하여 상기 제3 노드에 프리차지 전압을 제공하기 위한 제4 스위치;
    상기 인에이블 신호에 응답하여 상기 제4 노드에 상기 프리차지 전압을 제공하기 위한 제5 스위치;
    상기 인에이블 신호에 응답하여 상기 제6 전류미러에 의해 제공되는 상기 제3 및 제4 전류를 방전시키기 위한 제6 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 아날로그 듀티보정회로는
    상기 제1 클럭입력버퍼에서 출력되는 제1 클럭과 상기 제2 클럭입력버퍼에서 출력되는 제2 클럭이 각각 제1 로직 레벨을 유지하는 구간에 대응하여 전하를 펌핑하는 전하 펌핑부;
    상기 전하펌핑부에서 전하를 펌핑하는 양에 대응하는 생성되는 두 전압의 레벨을 비교하기 위한 전압 비교부;
    상기 전압 비교부의 비교결과에 대응하는 카운팅 값을 출력하는 카운터; 및
    상기 카운터에서 카운팅된 값에 대응하는 아날로그 값을 가지는 상기 제1 제어신호와 상기 제2 제어신호를 출력하는 디지털-아날로그 변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 믹싱회로는
    상기 제1 내부클럭을 입력으로 받는 제1 인버터; 및
    상기 제2 내부클럭을 입력으로 받는 제2 인버터를 구비하고, 상기 제1 인버터와 상기 제2 인버터의 출력단은 공통단자로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 반전된 시스템 클럭신호에 대응하여 시스템 클럭신호를 버퍼링한 제1 내부클럭을 출력하되, 제어신호에 응답하여 상기 제1 내부클럭의 듀티비를 보정하여 출력하는 단계;
    상기 시스템 클럭신호에 대응하여 상기 반전된 시스템 클럭신호를 버퍼링한 제2 내부클럭을 출력하되, 상기 제어신호에 응답하여 상기 제2 내부클럭의 듀티비를 보정하여 출력하는 단계;
    상기 제1 내부클럭과 상기 제2 내부클럭의 듀티비에 대응하는 상기 제어신호를 출력하는 단계;
    상기 제1 내부클럭과 상기 제2 내부클럭을 믹싱하여 듀티보정된 제3 내부클 럭을 출력하는 단계; 및
    상기 제3 내부클럭을 이용하여 지연고정된 클럭신호를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  18. 제 17 항에 있어서,
    상기 지연고정된 클럭신호를 출력하는 단계는
    상기 제3 내부클럭의 라이징 에지를 기준으로 제1 지연고정동작을 수행하는 제1 지연고정단계; 및
    상기 제3 내부클럭의 폴링 에지를 기준으로 제2 지연고정동작을 수행하는 제2 지연고정단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  19. 제 17 항에 있어서,
    상기 지연고정된 클럭신호를 출력하는 단계는
    저장된 값보다 상기 제3 내부클럭의 에지와 에지 사이의 구간이 작으면 감지신호를 활성화시켜 출력하는 단계; 및
    상기 감지신호에 응답하여 상기 제3 내부클럭을 소정의 값으로 분주하여 지연고정된 클럭신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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