JP2018056673A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】２Ｄバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる回路装置、物理量測定装置、電子機器及び移動体等を提供すること。【解決手段】回路装置１０は、第１の回路１６０と第２の回路１７０と比較器アレイ部１５０とを含む。第１の回路１６０は、複数の遅延素子を有する第１のＤＬＬ回路１８０を有し、第１の信号ＳＴＡを遅延させる。第２の回路１７０は、複数の遅延素子を有する第２のＤＬＬ回路１９０を有し、第２の信号ＳＴＰを遅延させる。比較器アレイ部１５０は、マトリクス状に配置された複数の位相比較器を有し、第１の回路１６０からの第１の遅延信号群と、第２の回路１７０からの第２の遅延信号群とが入力され、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差に対応するデジタル信号ＤＱ１１〜ＤＱｎｍを出力する。【選択図】 図１

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜３に開示される従来技術が知られている。

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

また従来より、バーニア遅延回路を用いた時間デジタル変換回路として、いわゆる２Ｄバーニア型の時間デジタル変換回路が知られている。この技術では、スタート信号を遅延させる第１の遅延回路からの複数の遅延信号と、ストップ信号を遅延させる第２の遅延回路からの複数の遅延信号とを、マトリクス状に配置した位相比較器アレイで位相比較する。

特開２００７−１１０３７０号公報 特開２００９−２４６４８４号公報 特開２０１０−１１９０７７号公報

上述の２Ｄバーニア型の時間デジタル変換回路では、スタート信号やストップ信号を遅延させる遅延回路での遅延時間が正確であるほど時間デジタル変換の精度を高くできる。

しかしながら、半導体素子である遅延素子のばらつき（例えばプロセスばらつき、温度依存のばらつき、電圧依存のばらつき等）によって各遅延段での遅延時間がばらつくため、時間デジタル変換の精度が低下するという課題がある。例えば２Ｄバーニア型の時間デジタル変換回路では、２つの遅延回路での遅延時間の差を用いることで微小な時間を測定できるが、その微小な分解能に対して相対的にばらつきの影響が大きくなり、変換が不正確になる可能性がある。

本発明の幾つかの態様によれば、２Ｄバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、複数の遅延素子を有する第１のＤＬＬ（Delay Locked Loop）回路を有し、第１の信号を遅延させる第１の回路と、複数の遅延素子を有する第２のＤＬＬ回路を有し、第２の信号を遅延させる第２の回路と、マトリクス状に配置された複数の位相比較器を有し、前記第１の回路からの第１の遅延信号群と、前記第２の回路からの第２の遅延信号群とが入力され、前記第１の信号と前記第２の信号の遷移タイミングの時間差に対応するデジタル信号を出力する比較器アレイ部と、を含む回路装置に関係する。

本発明の一態様によれば、第１の信号を遅延させる第１の回路が第１のＤＬＬ回路を有し、第２の信号を遅延させる第２の回路が第２のＤＬＬ回路を有するので、比較器アレイ部に入力される第１、第２の遅延信号群の遅延信号の遅延時間が第１、第２のＤＬＬ回路により調整される。これにより、２Ｄバーニア型の時間デジタル変換回路において高性能な時間デジタル変換が可能になる。

また本発明の一態様では、前記比較器アレイ部の第ｉ列、第ｊ行の位相比較器（ｉ、ｊは１以上の整数）は、前記第１の回路からの前記第１の遅延信号群のうちの第ｉの遅延信号と、前記第２の回路からの前記第２の遅延信号群のうちの第ｊの遅延信号との間の位相比較を行ってもよい。

本発明の一態様によれば、第１の信号を遅延させた第ｉの遅延信号と、第１の信号に対して時間差がある第２の信号を遅延させた第ｊの遅延信号との位相比較が行われる。これにより、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換することが可能となる。本発明の一態様では、第ｉ、第ｊの遅延信号の遅延時間が第１、第２のＤＬＬ回路により調整されているため、高性能な時間デジタル変換が可能になる。

また本発明の一態様では、前記第１のＤＬＬ回路は、第１のクロック信号と第２のクロック信号の周波数差を用いて遅延素子の遅延量が調整され、前記第２のＤＬＬ回路は、前記第１のクロック信号と第３のクロック信号の周波数差を用いて遅延素子の遅延量が調整されてもよい。

このようにすれば、ＤＬＬ回路において全体の遅延時間がクロック信号の１周期になるように一括で調整するのではなく、第１、第２のＤＬＬ回路内の遅延素子の遅延量を２つのクロック信号の周波数差で調整できるようになる。これにより、第１、第２のＤＬＬ回路の遅延素子における半導体プロセス等によるばらつきの影響を、更に低減することが可能となり、第１、第２の回路が出力する第１、第２の遅延信号群の遅延時間を高精度にできる。

また本発明の一態様では、前記第１の回路は、前記第１のＤＬＬ回路の前記遅延素子からの遅延クロック信号と、前記第１のクロック信号の第１のクロック周波数よりも低い周波数の第２のクロック周波数の第２のクロック信号とが入力され、前記第１のクロック周波数と前記第２のクロック周波数の周波数差を用いて、前記第１のＤＬＬ回路の前記遅延素子の遅延量を調整する第１の調整回路を有し、前記第２の回路は、前記第２のＤＬＬ回路の前記遅延素子からの遅延クロック信号と、前記第１のクロック周波数よりも低い周波数の第３のクロック周波数の第３のクロック信号とが入力され、前記第１のクロック周波数と前記第３のクロック周波数の周波数差を用いて、前記第２のＤＬＬ回路の前記遅延素子の遅延量を調整する第２の調整回路を有してもよい。

このように、第１の調整回路に、第１のクロック信号が第１のＤＬＬ回路により遅延された遅延クロック信号と、第２のクロック信号とが入力されることで、その遅延クロック信号と第２のクロック信号とに基づいて、第１、第２のクロック信号の周波数差を用いた遅延量の調整が可能となる。また第２の調整回路に、第１のクロック信号が第２のＤＬＬ回路により遅延された遅延クロック信号と、第３のクロック信号とが入力されることで、その遅延クロック信号と第３のクロック信号とに基づいて、第１、第３のクロック信号の周波数差を用いた遅延量の調整が可能となる。

また本発明の一態様では、前記第１のクロック信号は、第１の発振子を用いて生成されたクロック信号であり、前記第２のクロック信号は、第２の発振子を用いて生成されたクロック信号であり、前記第３のクロック信号は、第３の発振子を用いて生成されたクロック信号であってもよい。

このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて高精度な発振周波数が得られ、遅延素子の遅延量を高精度にできる。即ち、時間デジタル変換において、発振子を用いない手法に比べて時間デジタル変換の精度の向上等を図れる。

また本発明の一態様では、前記第１の回路は、前記第１のＤＬＬ回路での信号遅延に応じた遅延量で、前記第１の信号を遅延させて、前記第１の遅延信号群を前記比較器アレイ部に出力する第１の遅延回路を有し、前記第２の回路は、前記第２のＤＬＬ回路での信号遅延に応じた遅延量で、前記第２の信号を遅延させて、前記第２の遅延信号群を前記比較器アレイ部に出力する第２の遅延回路を有してもよい。

本発明の一態様によれば、第１のＤＬＬ回路での信号遅延に応じた遅延量で第１の信号を遅延させる第１の遅延回路により第１の信号が遅延され、第２のＤＬＬ回路での信号遅延に応じた遅延量で第２の信号を遅延させる第２の遅延回路により第２の信号が遅延される。これにより、第１、第２の回路が第１、第２の信号を遅延させて第１、第２の遅延信号群を比較器アレイ部に出力できるようになる。

また本発明の一態様では、前記第１の遅延回路は、前記第１のＤＬＬ回路のレプリカ回路であり、前記第２の遅延回路は、前記第２のＤＬＬ回路のレプリカ回路であってもよい。

本発明の一態様によれば、第１、第２のＤＬＬ回路の各遅延素子での遅延量がＤＬＬのフィードバックにより調整されており、そのレプリカ回路である第１、第２の遅延回路の各遅延素子での遅延量が、第１、第２のＤＬＬ回路の遅延量の調整値で調整されることになる。これにより、比較器アレイ部に入力される第１、第２の遅延信号群の遅延信号の遅延時間が第１、第２のＤＬＬ回路により調整され、高性能な時間デジタル変換を実現できる。

また本発明の一態様では、前記第１の回路は、第１の期間では、基準クロック信号を前記第１のＤＬＬ回路に供給し、第２の期間では、前記第１の信号を前記第１のＤＬＬ回路に供給する第１のセレクターを有し、前記第２の回路は、前記第１の期間では、基準クロック信号を前記第２のＤＬＬ回路に供給し、第２の期間では、前記第２の信号を前記第２のＤＬＬ回路に供給する第２のセレクターを有し、前記第２の期間において、前記比較器アレイ部には、前記第１のＤＬＬ回路から前記第１の遅延信号群が入力され、前記第２のＤＬＬ回路から前記第２の遅延信号群が入力されてもよい。

本発明の一態様によれば、第２の期間において第１、第２の信号が第１、第２のＤＬＬ回路によって遅延された第１、第２の遅延信号群の位相比較を行うことで、第１の信号と第２の信号との時間差を測定できる。また、第１、第２のＤＬＬ回路は第１の期間において基準クロック信号が入力されるので、遅延素子の遅延量を調整することが可能となる。このようなセレクターによる切り替えを行うことで、第１、第２のＤＬＬで第１、第２の信号を遅延させることが可能となり、レプリカ回路を用いる場合に比べて高性能な時間デジタル変換を実現できる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、第１のクロック信号を生成するための第１の発振子と、を含む物理量測定装置に関係する。

また本発明の他の態様では、第２のクロック信号を生成するための第２の発振子と、第３のクロック信号を生成するための第２の発振子と、を含んでもよい。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の構成例。 第１の信号と第２の信号の関係を示す図。 第１の信号、第２の信号を用いた物理量測定の例を示す図。 回路装置の詳細な構成例。 第１の回路の第１の詳細な構成例。 クロック周波数差を用いた遅延量の調整手法を説明する図。 遅延素子の第１の詳細な構成例。 遅延素子の第２の詳細な構成例。 遅延素子の第３の詳細な構成例。 遅延素子の第４の詳細な構成例。 調整回路の第１の詳細な構成例。 調整回路の第２の詳細な構成例。 第１の回路の第２の詳細な構成例。 第１、第２の回路を含む時間デジタル変換回路の動作を説明するタイミングチャート。 第１の回路の第３の詳細な構成例。 第１、第２の回路を含む時間デジタル変換回路の動作を説明するタイミングチャート。 回路装置の変形構成例。 第１の回路の変形構成例。 本実施形態の回路装置を含む物理量測定装置の構成例。 本実施形態の回路装置を含む電子機器の構成例。 本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１は、本実施形態の回路装置１０の構成例である。回路装置１０は、第１の回路１６０、第２の回路１７０、比較器アレイ部１５０（比較器アレイ）を含む。回路装置１０は、例えば集積回路装置（ＩＣ）により実現される。なお回路装置１０は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

第１の回路１６０は、複数の遅延素子を有する第１のＤＬＬ回路１８０（DLL: Delay Locked Loop）を有し、第１の信号ＳＴＡ（例えばスタート信号）を遅延させる。第２の回路１７０は、複数の遅延素子を有する第２のＤＬＬ回路１９０を有し、第２の信号ＳＴＰ（例えばストップ信号）を遅延させる。

具体的には、第１の回路１６０は、信号ＳＴＡが複数の遅延素子により遅延されることで生成された遅延信号ＤＫＡ１〜ＤＫＡｎ（第１の遅延信号群）を出力する。ｎは３以上の整数である。例えば、信号ＳＴＡがＤＬＬ回路１８０により遅延されることで遅延信号ＤＫＡ１〜ＤＫＡｎが生成される。或いは、第１の回路１６０がＤＬＬ回路１８０のレプリカ回路を含み、信号ＳＴＡがレプリカ回路により遅延されることで遅延信号ＤＫＡ１〜ＤＫＡｎが生成される。同様に、第２の回路１７０は、信号ＳＴＰが複数の遅延素子により遅延されることで生成された遅延信号ＤＫＢ１〜ＤＫＢｍ（第２の遅延信号群）を出力する。ｍは３以上の整数である。例えば、信号ＳＴＰがＤＬＬ回路１９０により遅延されることで遅延信号ＤＫＢ１〜ＤＫＢｍが生成される。或いは、第２の回路１７０がＤＬＬ回路１９０のレプリカ回路を含み、信号ＳＴＰがレプリカ回路により遅延されることで遅延信号ＤＫＢ１〜ＤＫＢｍが生成される。

ここで、ＤＬＬ回路とは、少なくとも１つの遅延素子の出力に基づいて遅延素子の遅延量に対してフィードバック制御が行われ、遅延素子の遅延量を所望の遅延量にロックさせる回路である。

比較器アレイ部１５０は、複数の位相比較器がマトリクス状に配置され、第１の回路１６０からの第１の遅延信号群（ＤＫＡ１〜ＤＫＡｎ）と、第２の回路１７０からの第２の遅延信号群（ＤＫＢ１〜ＤＫＢｍ）とが入力され、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差に対応するデジタル信号を出力する。

具体的には、比較器アレイ部１５０は、ｎ列ｍ行の位相比較器ＬＴ１１〜ＬＴｎｍを有する。例えばＬＴｉｊはマトリクスの第ｉ列第ｊ行に配置された位相比較器を表す。ｉは１以上ｎ以下の整数であり、ｊは１以上ｍ以下の整数である。そして、第ｉ列の位相比較器ＬＴｉ１〜ＬＴｉｍには、遅延信号ＤＫＡｉが入力され、第ｊ行の位相比較器ＬＴ１ｊ〜ＬＴｎｊには遅延信号ＤＫＢｊが入力される。位相比較器ＬＴ１１〜ＬＴｎｍは、位相比較の結果であるデジタル信号ＤＱ１１〜ＤＱｎｍを出力する。例えばＤＱｉｊは位相比較器ＬＴｉｊが出力するデジタル信号である。

このように、本実施形態では第１の信号ＳＴＡを遅延させる第１の回路１６０が第１のＤＬＬ回路１８０を有し、第２の信号ＳＴＰを遅延させる第２の回路１７０が第２のＤＬＬ回路１９０を有する。これにより、比較器アレイ部１５０に入力される遅延信号ＤＫＡ１〜ＤＫＡｎ、ＤＫＢ１〜ＤＫＢｍの遅延時間がＤＬＬ回路により調整されたものとなり、２Ｄバーニア型の時間デジタル変換回路において高性能（高精度、高分解能）な時間デジタル変換が可能になる。即ち、従来のようにＤＬＬ回路を用いない場合には、半導体プロセス等のばらつきによって、遅延信号ＤＫＡ１〜ＤＫＡｎ、ＤＫＢ１〜ＤＫＢｍを生成する遅延素子の遅延量がばらつくが、本実施形態ではＤＬＬ回路を用いたことにより、遅延量のばらつきを低減できる。

また本実施形態では、比較器アレイ部１５０の第ｉ列、第ｊ行の位相比較器ＬＴｉｊは、第１の回路１６０からの第１の遅延信号群のうちの第ｉの遅延信号ＤＫＡｉと、第２の回路１７０からの第２の遅延信号群のうちの第ｊの遅延信号ＤＫＢｊとの間の位相比較を行う。

信号ＳＴＡに対する遅延信号ＤＫＡ１、ＤＫＡ２、ＤＫＡ３、・・・の遅延時間が１Δｔａ、２Δｔａ、３Δｔａ、・・・であるとする。また、信号ＳＴＰに対する遅延信号ＤＫＢ１、ＤＫＢ２、ＤＫＢ３、・・・の遅延時間が１Δｔｂ、２Δｔｂ、３Δｔｂ、・・・であるとする。遅延素子１段あたりの遅延量はΔｔａ、Δｔｂであり、Δｔａ＞Δｔｂの関係がある。この場合、遅延信号ＤＫＡｉと遅延信号ＤＫＢｊの間の遅延時間の差はｉ×Δｔａ−ｊ×Δｔｂ＝Δｔｉｊである。本実施形態では、このΔｔｉｊと、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差（図２のＴＤＦ）とを、位相比較器ＬＴｉｊで比較している。

即ち、位相比較器ＬＴｉｊは、信号ＳＴＡをｉ×Δｔａだけ遅延させた遅延信号ＤＫＡｉの遷移タイミングと、信号ＳＴＡに対してＴＤＦの時間差がある信号ＳＴＰをｊ×Δｔｂだけ遅延させた遅延信号ＤＫＢｊの遷移タイミングとを位相比較している。この遷移タイミングの時間差は、ｉ×Δｔａ−（ＴＤＦ＋ｊ×Δｔｂ）＝Δｔｉｊ−ＴＤＦである。位相比較器ＬＴｉｊによる位相比較は、遷移タイミングの時間差がΔｔｉｊ−ＴＤＦ＜０であるか、Δｔｉｊ−ＴＤＦ＞０であるかを判定することに相当する。例えばΔｔ(i-1)(j-1)−ＴＤＦ＜０であり、Δｔｉｊ−ＴＤＦ＞０であった場合、Δｔ(i-1)(j-1)＜ＴＤＦ＜Δｔｉｊであると測定できる。この場合、位相比較器ＬＴ(i-1)(j-1)が出力するデジタル信号ＤＱ(i-1)(j-1)は、例えばローレベル（第１の論理レベル）となり、位相比較器ＬＴｉｊが出力するデジタル信号ＤＱｉｊは、例えばハイレベル（第２の論理レベル）となる。このデジタル信号から、ＴＤＦ＝Δｔｉｊ（又はＴＤＦ＝Δｔ(i-1)(j-1)）に相当するデジタル値が得られ、時間デジタル変換が実現される。この時間デジタル変換の分解能は、Δｔｉｊ−Δｔ(i-1)(j-1)＝Δｔａ−Δｔｂ＝Δｔである。

このように、位相比較器ＬＴｉｊが、遅延信号ＤＫＡｉ、ＤＫＢｊの位相比較を行うことで、信号ＳＴＡを遅延させた遅延信号ＤＫＡｉの遷移タイミングと、信号ＳＴＡに対してＴＤＦの時間差がある信号ＳＴＰを遅延させた遅延信号ＤＫＢｊの遷移タイミングとを位相比較できる。これにより、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値に変換することが可能となる。そして、本実施形態では遅延信号ＤＫＡｉ、ＤＫＢｊの遅延時間がＤＬＬ回路により調整されているため、高性能な時間デジタル変換が可能になっている。

図２は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の回路装置１０（時間デジタル変換回路）は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。なお図２では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。

図３は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図２、図３において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

また、以上では、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明したが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

２．回路装置の詳細な構成例
図４は、回路装置１０の詳細な構成例である。図４の回路装置１０は、時間デジタル変換回路２０、同期化回路１１０、１１５、発振回路１０１、１０２、１０３を含む。なお回路装置は図４の構成に限定されず、これらの一部の構成要素（例えば同期化回路１１０、１１５）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２、ＣＫ３が入力され、そのクロック信号ＣＫ１、ＣＫ２、ＣＫ３に基づいて時間をデジタル値に変換する。図４の例では、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２、ｆ３のクロック信号ＣＫ１、ＣＫ２、ＣＫ３に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。

具体的には、時間デジタル変換回路２０は、比較器アレイ部１５０が出力するデジタル信号ＤＱ１１〜ＤＱｎｍをデジタル値ＤＱに変換する。上述のように信号ＳＴＡ、ＳＴＰの時間差がＴＤＦ＝Δｔｉｊである場合、時間デジタル変換回路２０は、デジタル信号ＤＱ１〜ＤＱｎを変換して、Δｔｉｊに対応するデジタル値ＤＱを出力する。或いは、時間デジタル変換の分解能がΔｔであり、Δｔｉｊ＝ｓ×Δｔ（ｓは１以上の整数）であった場合、時間デジタル変換回路２０はデジタル値ＤＱとしてｓに対応する値を出力してもよい。なお、時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。

また、時間デジタル変換回路２０は、比較器アレイ部１５０、第１の回路１６０、第２の回路１７０を含む。そして、第１の回路１６０には、クロック信号ＣＫ１、ＣＫ２が入力され、第１の回路１６０の第１のＤＬＬ回路１８０は、クロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いて、遅延素子の遅延量が設定される。第２の回路１７０には、クロック信号ＣＫ１、ＣＫ３が入力され、第２の回路１７０の第２のＤＬＬ回路１９０は、クロック信号ＣＫ１、ＣＫ３の周波数差｜ｆ１−ｆ３｜を用いて、遅延素子の遅延量が設定される。

即ち、第１のＤＬＬ回路１８０は、複数の遅延素子を有しており、その複数の遅延素子がクロック信号ＣＫ１、ＣＫ２の一方を遅延させて複数の遅延クロック信号を出力する。その複数の遅延クロック信号のうち少なくとも１つの遅延クロック信号と、クロック信号ＣＫ１、ＣＫ２の他方のクロック信号との位相比較（信号レベルの遷移の位相比較）が行われ、それによってクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が実現される。第２のＤＬＬ回路１９０についても同様にして、クロック信号ＣＫ１、ＣＫ３の周波数差｜ｆ１−ｆ３｜を用いた遅延量の調整が実現される。なお、詳細な遅延量の調整手法については後述する。

このようにすれば、それぞれ２つのクロック信号の周波数差｜ｆ１−ｆ２｜、｜ｆ１−ｆ３｜を用いて、ＤＬＬ回路１８０、１９０の遅延素子の遅延量を調整できるようになる。即ち、ＤＬＬ回路において全体の遅延時間がクロック信号の１周期になるように一括で調整されるのではなく、ＤＬＬ回路内の遅延素子の遅延量を周波数差で調整できるようになる。これにより、遅延素子における半導体プロセス等によるばらつきの影響を、更に低減することが可能となり、ＤＬＬ回路が生成する多相クロック信号（遅延クロック信号）の各相の遅延時間を高精度にできる。そして、その高精度な遅延時間の多相クロック信号を用いて信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換することで、高性能な時間デジタル変換を実現できる。

また本実施形態では、クロック信号ＣＫ１は、第１の発振子ＸＴＡＬ１を用いて生成されたクロック信号である。クロック信号ＣＫ２は、第２の発振子ＸＴＡＬ２を用いて生成されたクロック信号である。クロック信号ＣＫ３は、第３の発振子ＸＴＡＬ３を用いて生成されたクロック信号である。

具体的には、発振回路１０１、１０２、１０３は、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を発振させる回路である。例えば発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。発振回路１０３（第３の発振回路）は、発振子ＸＴＡＬ３を発振させて、クロック周波数ｆ３のクロック信号ＣＫ３を生成する。クロック周波数は、ｆ１＞ｆ３＞ｆ２の関係を満たす。

発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて高精度な発振周波数が得られ、遅延素子の遅延量を高精度にできる。即ち、時間デジタル変換において、ＤＬＬ回路により生成される遅延クロック信号の遅延時間が高精度になるので、発振子を用いない手法に比べて時間デジタル変換の精度の向上等を図れる。

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。同様に、同期化回路１１５は、クロック信号ＣＫ１とクロック信号ＣＫ３の位相同期を行う。例えば同期化回路１１５は、クロック信号ＣＫ１、ＣＫ３を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ３の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

なお、以下では同期化回路１１０を例にとって説明するが、同期化回路１１５も同様に構成できる。

同期化回路１１０は、例えばＰＬＬ回路である。ＰＬＬ回路は、位相比較回路、チャージポンプ回路を含む。そして、位相比較回路は、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍに分周した基準クロック信号と、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎに分周したクロック信号との位相比較を行う。チャージポンプ回路は、その位相比較結果に基づいて制御電圧を出力する。発振回路１０１は例えばＶＣＸＯ（Voltage-Controlled Crystal Oscillator）であり、制御電圧に対応する発振周波数で発振子ＸＴＡＬ１を発振させる。

或いは同期化回路１１０は、発振回路１０１の発振ループと発振回路１０２の発振ループを、発振回路１０１での発振信号と発振回路１０２での発振信号の位相同期タイミング（発振信号の位相が略一致するタイミング）毎に電気的に接続する回路であってもよい。この回路は、カウンター、スイッチ回路を含む。カウンターは、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行う。スイッチ回路は、発振回路１０１の発振ループと発振回路１０２の発振ループを接続するスイッチ回路である。例えばカウンターがクロック信号ＣＫ１をカウントする場合、同期化回路１１０は、カウント値が所与の設定値に達する毎にスイッチ回路をオンさせ、位相同期を行う。

３．ＤＬＬ回路の遅延量の調整手法
以下、ＤＬＬ回路１８０、１９０における遅延素子の遅延量の調整手法について説明する。

図５は、第１の回路１６０の第１の詳細な構成例である。第１の回路１６０は、ＤＬＬ回路１８０、調整回路４０を含む。なお、図５には遅延量の調整を行う構成を図示している。信号ＳＴＡ、ＳＴＰを遅延させる構成については後述する。また、以下では第１の回路１６０（第１のＤＬＬ回路１８０）を例にとって説明するが、第２の回路１７０（第２のＤＬＬ回路１９０）についても同様である。即ち、クロック信号ＣＫ２をクロック信号ＣＫ３に、クロック周波数ｆ２をクロック周波数ｆ３に、ｎをｍに、ΔｔａをΔｔｂに置き換えればよい。

ＤＬＬ回路１８０は、第１〜第ｎの遅延素子ＤＥ１〜ＤＥｎ（複数の遅延素子）を有し、第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１が入力される。ｎは３以上の整数である。クロック信号ＣＫ１は第１の遅延素子ＤＥ１に入力され、直列に接続された第１〜第ｎの遅延素子ＤＥ１〜ＤＥｎがクロック信号ＣＫ１を順次に遅延させて第１〜第ｎの遅延クロック信号ＤＣＫ１〜ＤＣＫｎを出力する。

調整回路４０（第１の調整回路）には、ＤＬＬ回路１８０の遅延素子からの遅延クロック信号と、第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２とが入力される。第２のクロック周波数ｆ２は第１のクロック周波数ｆ１よりも低い周波数である。調整回路４０は、第１のクロック周波数ｆ１と第２のクロック周波数ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、ＤＬＬ回路１８０の遅延素子の遅延量を調整する。

即ち、調整回路４０には、遅延素子からの遅延クロック信号として、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち少なくとも１つの遅延クロック信号が入力される。なお、図５では遅延クロック信号ＤＣＫ１〜ＤＣＫｎの全てが調整回路４０に入力される場合を図示するが、これに限定されず、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち任意の１つ又は任意の複数の遅延クロック信号が調整回路４０に入力されていればよい。例えば調整回路４０に第ｉの遅延クロック信号ＤＣＫｉが入力される場合、調整回路４０は、遅延クロック信号ＤＣＫｉとクロック信号ＣＫ２とに基づいて遅延素子の遅延量を調整する。例えば、遅延素子ＤＥ１〜ＤＥｉの少なくとも１つの遅延素子の遅延量を調整することで、遅延クロック信号ＤＣＫｉの遅延時間を調整する。ｉは１以上ｎ以下の整数である。

図６は、クロック周波数差を用いた遅延量の調整手法を説明する図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（信号の論理レベルが変化するタイミング。位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔａ、２Δｔａ、３Δｔａというように長くなって行く。図６では、クロック間時間差を、ＴＲの幅のパルス信号で表している。

そして本実施形態の遅延量の調整では、例えば複数の発振子を用い、そのクロック周波数差を用いて遅延クロック信号の遅延時間を調整する。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、調整回路４０は、各段の遅延素子での遅延時間がクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する遅延時間となるように、遅延クロック信号の遅延時間を調整する。例えば図６に示すようにノギスの原理を利用して遅延クロック信号の遅延時間を調整する。

なお、第２の回路１７０は第２の調整回路を含む。そして第２の調整回路には、第２のＤＬＬ回路１９０の遅延素子からの遅延クロック信号と、第１のクロック周波数ｆ１よりも低い周波数（でｆ２よりも高い周波数）の第３のクロック周波数ｆ３の第３のクロック信号ＣＫ３とが入力される。第２の調整回路は、第１のクロック周波数ｆ１と第３のクロック周波数ｆ３の周波数差｜ｆ１−ｆ３｜を用いて、第２のＤＬＬ回路１９０の遅延素子の遅延量を調整する。

このように、調整回路４０に、クロック信号ＣＫ１がＤＬＬ回路１８０により遅延された遅延クロック信号と、クロック信号ＣＫ２とが入力されることで、その遅延クロック信号とクロック信号ＣＫ２とに基づいて、クロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が可能となる。各遅延素子での遅延量が周波数差｜ｆ１−ｆ２｜で調整されるので、遅延素子における半導体プロセス等によるばらつきの影響を低減することが可能となる。また、各遅延素子での遅延量が周波数差｜ｆ１−ｆ２｜で調整されることで、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになる。そして、半導体プロセス等によるばらつきの影響が低減されているため、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

具体的には、調整回路４０は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２の遷移タイミングの時間差を用いて、ＤＬＬ回路１８０の複数の遅延素子の遅延量を調整する。

即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔａ、２Δｔａ、３ΔｔａというようにΔｔａずつ長くなっていくので、それを用いて各段の遅延素子での遅延時間がΔｔａとなるように遅延量を調整することが可能となる。この遅延量は、Δｔａ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができ、周波数差｜ｆ１−ｆ２｜に対応する遅延量となっている。なお、第２のＤＬＬ回路１９０における遅延量は、Δｔｂ＝｜１／ｆ１−１／ｆ３｜＝｜ｆ１−ｆ３｜／（ｆ１×ｆ３）である。

また調整回路４０は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２の位相同期タイミング（ｔ０）の後、第２のクロック信号ＣＫ２の第ｉの遷移タイミング（ｔｉ＋ｉ×Δｔａ）での信号レベルの遷移を用いて、複数の遅延素子の第ｉの遅延素子ＤＥｉの遅延量を調整する。

また調整回路４０は、第２のクロック信号ＣＫ２の第ｉの遷移タイミングの後の第ｊの遷移タイミング（ｔｊ＋ｊ×Δｔａ）での信号レベルの遷移を用いて、複数の遅延素子の第ｊの遅延素子ＤＥｊの遅延量を調整する。ｊはｊ＞ｉでｎ以下の整数である。

即ち、調整回路４０は、第２のクロック信号ＣＫ２の第ｉの遷移タイミングと第ｉの遅延クロック信号ＤＣＫｉの遷移タイミングとの位相差に基づいて遅延素子ＤＥｉの遅延量を調整する。具体的には、それらの遷移タイミングが一致する（位相差がゼロとなる）ように調整する。同様に、調整回路４０は、第２のクロック信号ＣＫ２の第ｊの遷移タイミングと第ｊの遅延クロック信号ＤＣＫｊの遷移タイミングとの位相差に基づいて遅延素子ＤＥｊの遅延量を調整する。ここで、信号レベルの遷移とは、クロック信号が第１の論理レベルから第２の論理レベルに遷移すること、又はクロック信号が第２の論理レベルから第１の論理レベルに遷移することである。なお図６では、クロック信号ＣＫ２のローレベルからハイレベルへの遷移を用いて遅延量を調整する場合を図示している。

このように第２のクロック信号ＣＫ２の第ｉ、第ｊの遷移タイミングでの信号レベルの遷移を用いて第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊの遅延量を調整することで、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が可能となる。即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差は遷移タイミング毎にΔｔａずつ増えて行くので、第ｉ、第ｊの遷移タイミングでの信号レベルの遷移を用いて第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊの遅延量を調整することで、第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊまでの各遅延素子での遅延量がΔｔａとなるように調整できる。また複数の遷移タイミングでの信号レベルの遷移を用いて調整することで、複数の遅延クロック信号のうちフィードバックにより遅延時間が調整される遅延クロック信号の個数が増加し、より正確な（半導体プロセス等によるばらつきの影響が低減された）遅延クロック信号を得ることができる。

ここで位相同期タイミングとは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致（略一致を含む）するタイミングである。例えば、クロック信号ＣＫ１、ＣＫ２が同期化回路（図４の同期化回路１１０）等により同期されている場合、その同期化回路等の同期タイミング（位相比較器が位相比較を行うタイミング）である。なお、クロック信号ＣＫ１、ＣＫ２は同期化回路により同期されていなくてもよい。この場合、例えば位相比較器がクロック信号ＣＫ１、ＣＫ２の位相を比較し、位相が一致した（クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わった）と判定したタイミングが位相同期タイミングである。

また調整回路４０は、周波数差｜ｆ１−ｆ２｜に対応する時間差をΔｔａとした場合に、複数の遅延素子の第１〜第ｉの遅延素子ＤＥ１〜ＤＥｉによる遅延量をｉ×Δｔａに対応する遅延量に調整する。

例えば図６にはｉ＝４の場合を図示している。この例では、調整回路４０は、遅延クロック信号ＤＣＫ４の遷移タイミングが、クロック信号ＣＫ２の第４の遷移タイミングに一致するように遅延量を調整している。遅延クロック信号ＤＣＫ４は、クロック信号ＣＫ１が遅延素子ＤＥ１〜ＤＥ４により遅延されたものなので、クロック信号ＣＫ１に対する遅延クロック信号ＤＣＫ４の遅延時間は４Δｔａとなる。このようにして、遅延素子ＤＥ１〜ＤＥ４による遅延量が４Δｔａに対応する遅延量に調整される。

従来は、遅延素子ＤＥ１〜ＤＥｎによる遅延量がクロック信号の１周期に調整されているだけなので、その途中の遅延素子ＤＥ１〜ＤＥｉによる遅延量は調整できなかった。この点、本実施形態では、途中の遅延素子ＤＥ１〜ＤＥｉによる遅延量を調整することが可能となっている。また、クロック信号の１周期にとらわれることなく、２つのクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いて、クロック信号の１周期ではない遅延量（ｉ×Δｔａ）でＤＬＬ回路をロックさせることが可能である。

より具体的には、図５に示すように調整回路４０は第１〜第ｎの調整部ＡＳ１〜ＡＳｎを含む。

第ｉの調整部ＡＳｉは、遅延クロック信号ＤＣＫｉの遷移タイミングとクロック信号ＣＫ２の第ｉの遷移タイミングを比較し、その比較結果に基づいて制御信号ＳＣＴｉを出力する。制御信号ＳＣＴｉは、遅延素子ＤＥｉの遅延量を制御する信号である。遅延クロック信号ＤＣＫｉの遷移タイミングがクロック信号ＣＫ２の第ｉの遷移タイミングよりも進んでいる場合、遅延素子ＤＥｉの遅延量を増加させる。一方、遅延クロック信号ＤＣＫｉの遷移タイミングがクロック信号ＣＫ２の第ｉの遷移タイミングよりも遅れている場合、遅延素子ＤＥｉの遅延量を減少させる。

なお、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち一部の遅延クロック信号のみに基づいてフィードバックを行う場合には、その遅延クロック信号に対応する調整部のみを設ければよい。例えば遅延クロック信号ＤＣＫｐ、ＤＣＫｎ（ｐは１以上でｎ−１以下の整数であり、ｐ≠ｑ）のみを調整回路４０に入力する場合、調整回路４０は調整部ＡＳｐ、ＡＳｎのみを含めばよい。この場合、遅延素子ＤＥ１〜ＤＥｐに制御信号ＳＣＴｐを入力し、遅延素子ＤＥｐ＋１〜ＤＥｎに制御信号ＳＣＴｎを入力すればよい。

以上の本実施形態では、ＤＬＬ回路１８０には第１のクロック信号ＣＫ１が入力され、ＤＬＬ回路１８０は、その第１のクロック信号ＣＫ１を複数の遅延素子（ＤＥ１〜ＤＥｎ）で遅延させることで生成される複数の遅延クロック信号（ＤＣＫ１〜ＤＣＫｎ）を出力する。そして、調整回路４０は、遅延クロック信号（ＤＣＫ１〜ＤＣＫｎのうち少なくとも１つの遅延クロック信号）と第２のクロック信号ＣＫ２との間の位相比較を行い、その位相比較の結果に基づいて、ＤＬＬ回路１８０の遅延素子の遅延量を調整する。

本実施形態によれば、複数の遅延素子により遅延されたクロック信号ＣＫ１とクロック信号ＣＫ２との間で位相比較が行われるので、図６で説明したようなクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が実現される。即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差はΔｔａ、２Δｔａ、３Δｔａ、・・・のように増えて行くので、その遅い側のクロック信号ＣＫ２に遅延クロック信号の位相を合わせることで、遅延素子ＤＥ１、ＤＥ２、ＤＥ３を通過した後の遅延量がΔｔａ、２Δｔａ、３Δｔａ、・・・のようになる。

また本実施形態では、調整回路４０は、ＤＬＬ回路１８０の複数の遅延素子の個数をｎ個とした場合に、ｍ個の遅延素子の遅延量を調整することを特徴とする回路装置。ｍは１以上ｎ以下の整数である。なお望ましくはｍは２以上である。

このように本実施形態ではＤＬＬ回路１８０の複数の遅延素子のうち任意の個数（ｍ個）の遅延素子の遅延量を調整できる。遅延量を調整する遅延素子の個数を増やすほど半導体プロセス等によるばらつきの影響を受けにくくなり、各遅延クロック信号の遅延時間の精度を高くできる。一方、遅延量を調整する遅延素子の個数を減らすほど調整回路４０の回路規模を削減できる。即ち、所望の精度や回路規模に応じて遅延量を調整する遅延素子の個数を設定することが可能である。例えば、複数の遅延素子のうち所定数毎の遅延素子の遅延量を調整してもよい。

４．遅延素子
以下、ＤＬＬ回路１８０、１９０の遅延素子の詳細な構成例について説明する。なお以下ではＤＬＬ回路１８０の第ｉの遅延素子ＤＥｉを例に説明するが、ＤＬＬ回路１９０の遅延素子についても同様である。

ＤＬＬ回路１８０には、遅延素子ＤＥｉに対応して可変容量キャパシター及び可変電流源の少なくとも一方が設けられる。そして、調整回路４０は、可変容量キャパシターの容量値及び可変電流源の電流値の少なくとも一方を調整する。

具体的には、可変容量キャパシターは、遅延素子ＤＥｉの負荷容量を可変にするキャパシターである。可変電流源は、遅延素子ＤＥｉの駆動能力を設定する電流を可変にする電流源である。調整回路４０は、この容量値、又は電流値、又は容量値及び電流値を、制御信号ＳＣＴｉにより制御（調整）する。これにより、遅延素子ＤＥｉの遅延量（遅延クロック信号ＤＣＫｉの遅延時間）の調整が実現される。

なお、以下では可変容量キャパシターの容量値を調整する場合と、可変電流源の電流値を調整する場合を説明するが、これらを適宜に組み合わせて容量値及び電流値の両方を調整してもよい。

まず、可変容量キャパシターの容量値を調整する場合について説明する。図７は、遅延素子ＤＥｉの第１の詳細な構成例である。図７の遅延素子ＤＥｉは、バッファー回路４１、バラクター４２（可変容量ダイオード）を含む。

バッファー回路４１は、遅延クロック信号ＤＣＫ（ｉ−１）をバッファリングして遅延クロック信号ＤＣＫｉを出力する。バッファー回路４１は、入力論理レベルと同じ論理レベルの信号をバッファリングして出力する回路であり、例えば２段のインバーター、或いはコンパレーター（アンプ回路）等である。

バラクター４２の一端はバッファー回路４１の出力ノードに接続され、他端には制御電圧ＡＣＴｉが入力される。制御電圧ＡＣＴｉは、調整部ＡＳｉがアナログの制御信号ＳＣＴｉを出力する場合に、そのアナログの制御信号ＳＣＴｉに相当する。調整部ＡＳｉが制御電圧ＡＣＴｉを変化させることで、バラクター４２の容量値が変化し、バッファー回路４１での遅延時間が変化する。

図８は、遅延素子ＤＥｉの第２の詳細な構成例である。図８の遅延素子ＤＥｉは、バッファー回路４１、キャパシター回路４３を含む。

キャパシター回路４３は、一端がバッファー回路４１の出力ノードに接続されるスイッチＳＡ１〜ＳＡ７、一端がスイッチＳＡ１〜ＳＡ７の他端に接続されるキャパシターＣＡ１〜ＣＡ７を含む。キャパシターＣＡ１〜ＣＡ７の他端は例えば低電位側電源ノードに接続される。スイッチＳＡ１〜ＳＡ７は、例えばトランジスターである。スイッチＳＡ１〜ＳＡ７は制御データＤＣＴｉでオン及びオフが制御される。制御データＤＣＴｉは、調整部ＡＳｉがデジタルの制御信号ＳＣＴｉを出力する場合に、そのデジタルの制御信号ＳＣＴｉに相当する。調整部ＡＳｉが制御データＤＣＴｉを変化させることで、キャパシターＣＡ１〜ＣＡ７のうちバッファー回路４１の出力ノードに接続されるキャパシターが変化し、バッファー回路４１での遅延時間が変化する。なお、キャパシター回路４３に設けられるスイッチ、キャパシターの個数は７に限定されない。

次に、可変電流源の電流値を調整する場合について説明する。図９は、遅延素子ＤＥｉの第３の詳細な構成例である。図９の遅延素子ＤＥｉは、バッファー回路４１、トランジスター４４を含む。

トランジスター４４は、バッファー回路４１の高電位側電源ノードと高電位側電源との間に設けられる。トランジスター４４は例えばＰ型トランジスター（第１導電型トランジスター）である。トランジスター４４のゲートには制御電圧ＡＣＴｉが入力される。調整部ＡＳｉが制御電圧ＡＣＴｉを変化させることで、トランジスター４４のドレイン電流が変化し、バッファー回路４１での遅延時間（ＤＣＫｉがローレベルからハイレベルに遷移する際の遅延時間）が変化する。なお、高電位側電源でなく低電位側電源にトランジスター（Ｎ型トランジスター（第２導電型トランジスター））を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にトランジスターを挿入してもよい。

図１０は、遅延素子ＤＥｉの第４の詳細な構成例である。図１０の遅延素子ＤＥｉは、バッファー回路４１、カレントミラー回路４５を含む。

カレントミラー回路４５は、電流源ＩＳ、トランジスターＴＩＳ、ミラー用のトランジスターＴＭ１〜ＴＭ７、スイッチ用のトランジスターＴＳ１〜ＴＳ７を含み、バッファー回路４１の高電位側電源ノードと高電位側電源との間に設けられる。トランジスターＴＩＳ、ＴＭ１〜ＴＭ７、ＴＳ１〜ＴＳ７は例えばＰ型トランジスター（第１導電型トランジスター）である。電流源ＩＳが流すバイアス電流がトランジスターＴＩＳを介してトランジスターＴＭ１〜ＴＭ７によりミラーされる。トランジスターＴＳ１〜ＴＳ７はトランジスターＴＭ１〜ＴＭ７とバッファー回路４１の高電位側電源ノードとの間に設けられ、制御データＤＣＴｉによりオン及びオフが制御される。調整部ＡＳｉが制御データＤＣＴｉを変化させることで、トランジスターＴＭ１〜ＴＭ７のうちバッファー回路４１の高電位側電源ノードに接続されるトランジスターが変化し、バッファー回路４１での遅延時間が変化する。なお、カレントミラー回路４５に設けられるミラー用のトランジスター、スイッチ用のトランジスターの個数は７に限定されない。また、高電位側電源でなく低電位側電源にカレントミラー回路を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にカレントミラー回路を挿入してもよい。

５．調整回路
以下、調整回路４０の詳細な構成例について説明する。なお以下では調整回路４０の調整部ＡＳｉを例に説明するが、第２の回路１７０の第２の調整回路の調整部についても同様である。

図１１は、調整回路４０の第１の詳細な構成例である。調整回路４０は調整部ＡＳｉ、制御回路６０を含む。調整部ＡＳｉは位相比較回路５１、チャージポンプ回路５２、ループフィルター５３を含む。なお、制御回路６０は調整回路４０の外部に設けられてもよい。

制御回路６０は、クロック信号ＣＫ２の第ｉの遷移タイミングを含む期間においてアクティブとなるイネーブル信号ＥＮｉを出力する。例えば期間の長さはクロック信号ＣＫ２の１周期である。例えば図６においてｉ＝４の場合を例にとると、ｔ４＋４Δｔａにおいてクロック信号ＣＫ２が立ち上がるタイミングが第４の遷移タイミングに相当する。例えば、その第４の遷移タイミングの前後のクロック信号ＣＫ２の立ち下がりエッジの間の期間においてイネーブル信号ＥＮ４がアクティブになる。

位相比較回路５１は、イネーブル信号ＥＮｉがアクティブである場合に、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相を比較し、その比較結果をチャージポンプ回路５２に出力する。例えば位相比較回路５１は、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相差に応じてアップ信号又はダウン信号を出力する。チャージポンプ回路５２は、位相比較回路５１からの比較結果に基づいて電流パルスを出力する。例えばアップ信号、ダウン信号を電流パルスに変換する。ループフィルター５３は、チャージポンプ回路５２からの電流パルスを平滑化すると共に電圧変換し、制御電圧ＡＣＴｉを出力する。

図１２は、調整回路４０の第２の詳細な構成例である。調整回路４０は調整部ＡＳｉ、制御回路６０を含む。調整部ＡＳｉは位相比較回路５５、出力回路５６を含む。

位相比較回路５５は、イネーブル信号ＥＮｉがアクティブである場合に、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相を比較し、その比較結果を出力回路５６に出力する。例えば位相比較回路５５は、図１１の位相比較回路５１と同様に、位相差に応じてアップ信号又はダウン信号を出力する。出力回路５６は、位相比較回路５１からの比較結果に基づいて制御データＤＣＴｉを出力する。例えば、アップ信号が入力された場合に制御データＤＣＴｉの値を増加させ、ダウン信号が入力された場合に制御データＤＣＴｉの値を減少させる。例えば所定値（例えば「１」）だけ増加、減少させてもよいし、或いはアップ信号、ダウン信号のパルス幅に応じて増加、減少させる値を変化させてもよい。

６．遅延信号を生成する手法
以下、第１、第２の回路１６０、１７０が、ＤＬＬ回路１８０、１９０を用いて遅延信号ＤＫＡ１〜ＤＫＡｎ、ＤＫＢ１〜ＤＫＢｍを生成する手法について説明する。

図１３は、第１の回路１６０の第２の詳細な構成例である。図１３の第１の回路１６０は、ＤＬＬ回路１８０、調整回路４０、遅延回路８０（第１の遅延回路）を含む。ＤＬＬ回路１８０、調整回路４０は図５で説明したＤＬＬ回路１８０、調整回路４０と同一である。なお、以下では第１の回路１６０を例にとって説明するが、第２の回路１７０についても同様である。即ち、クロック信号ＣＫ２をクロック信号ＣＫ３に、クロック周波数ｆ２をクロック周波数ｆ３に、信号ＳＴＡを信号ＳＴＰに、ｎをｍに、遅延信号ＤＫＡ１〜ＤＫＡｎを遅延信号ＤＫＢ１〜ＤＫＢｍに置き換えればよい。

遅延回路８０は、第１のＤＬＬ回路１８０での信号遅延に応じた遅延量で、第１の信号ＳＴＡを遅延させて、第１の遅延信号群（ＤＫＡ１〜ＤＫＡｎ）を比較器アレイ部１５０に出力する。

具体的には、遅延回路８０は、ＤＬＬ回路１８０のレプリカ回路である。遅延回路８０は、ＤＬＬ回路１８０の遅延素子ＤＥ１〜ＤＥｎと同一構成の第１〜第ｎの遅延素子ＤＲ１〜ＤＲｎを有する。そして、遅延素子ＤＲ１〜ＤＲｎには調整回路４０からの制御信号ＳＣＴ１〜ＳＣＴｎが入力され、その制御信号ＳＣＴ１〜ＳＣＴｎにより遅延素子ＤＲ１〜ＤＲｎの遅延量が制御（調整）されている。遅延素子ＤＲ１には信号ＳＴＡが入力され、その信号ＳＴＡが遅延素子ＤＲ１〜ＤＲｎにより順次に遅延されて第１〜第ｎの遅延信号ＤＫＡ１〜ＤＫＡｎが出力される。

なお、第２の回路１７０は第２の遅延回路を有する。そして、第２の遅延回路は、第２のＤＬＬ回路１９０での信号遅延に応じた遅延量で、第２の信号ＳＴＰを遅延させて、第２の遅延信号群（ＤＫＢ１〜ＤＫＢｍ）を比較器アレイ部１５０に出力する。第２の遅延回路は、第２のＤＬＬ回路１９０のレプリカ回路である。

図１４は、上記の第１、第２の回路１６０、１７０を含む時間デジタル変換回路２０の動作を説明するタイミングチャートである。

図１４に示すように、信号ＳＴＰは、信号ＳＴＡから時間差ＴＤＦだけ遅れて立ち上がる。ＤＬＬ回路１８０のレプリカ回路である遅延回路８０からの遅延信号ＤＫＡ５、ＤＫＡ６は、信号ＳＴＡが５Δｔａ、６Δｔａだけ遅延された信号である。またＤＬＬ回路１９０のレプリカ回路である第２の遅延回路からの遅延信号ＤＫＢ５、ＤＫＢ６は、信号ＳＴＰが５Δｔｂ、６Δｔｂだけ遅延された信号である。５Δｔ＝５（Δｔａ−Δｔｂ）と６Δｔ＝６（Δｔａ−Δｔｂ）の間に時間差ＴＤＦがあった場合、遅延信号ＤＫＡ５の立ち上がりエッジは遅延信号ＤＫＢ５の立ち上がりエッジよりも前であり、遅延信号ＤＫＡ６の立ち上がりエッジは遅延信号ＤＫＢ６の立ち上がりエッジよりも後になる。例えば、位相比較器ＬＴ５５、ＬＴ６６は遅延信号ＤＫＡ５、ＤＫＡ６の立ち上がりエッジで遅延信号ＤＫＢ５、ＤＫＢ６の論理レベルをラッチする。そうすると、位相比較器ＬＴ５５はローレベル（「０」）をラッチしてデジタル信号ＤＱ５５として出力し、位相比較器ＬＴ６６はハイレベル（「１」）をラッチしてデジタル信号ＤＱ６６として出力する。この場合、・・・、ＤＱ３３、ＤＱ４４、ＤＱ５５は「０」となり、デジタル信号ＤＱ６６、ＤＱ７７、ＤＱ８８、・・・は「１」となる。時間デジタル変換回路２０は、このデジタル信号ＤＱ１１〜ＤＱｎｍをデジタル値ＤＱ（１０進数の場合、例えば「６」）に変換する。

以上のように、ＤＬＬ回路１８０のレプリカ回路である遅延回路８０によって信号ＳＴＡが遅延された遅延信号ＤＫＡ１〜ＤＫＡｎと、ＤＬＬ回路１９０のレプリカ回路である第２の遅延回路によって信号ＳＴＰが遅延された遅延信号ＤＫＢ１〜ＤＫＢｍとの位相比較を行うことで、信号ＳＴＡと信号ＳＴＰとの時間差（ＴＤＦ）を測定できる。ＤＬＬ回路１８０の各遅延素子での遅延量は調整回路４０によりΔｔａに調整されており、そのレプリカ回路である遅延回路８０の各遅延素子での遅延量もΔｔａに調整されることになる。同様に、ＤＬＬ回路１９０の各遅延素子での遅延量は第２の調整回路によりΔｔｂに調整されており、そのレプリカ回路である第２の遅延回路の各遅延素子での遅延量もΔｔｂに調整されることになる。これにより、高性能な時間デジタル変換を実現できる。

図１５は、第１の回路１６０の第３の詳細な構成例である。図１５の第１の回路１６０は、ＤＬＬ回路１８０、調整回路４０、セレクター９０（第１のセレクター）を含む。ＤＬＬ回路１８０、調整回路４０は図５で説明したＤＬＬ回路１８０、調整回路４０と同一である。

セレクター９０は、クロック信号ＣＫ１及び信号ＳＴＡのいずれかをＤＬＬ回路１８０に入力する。具体的には、セレクター９０は、第１の期間ではクロック信号ＣＫ１（基準クロック信号）を選択し、第２の期間では信号ＳＴＡを選択する。セレクター９０には例えば不図示の制御回路等から信号ＭＤが入力され、その信号ＭＤの論理レベルに応じてクロック信号ＣＫ１及び信号ＳＴＡのいずれかを選択し、その選択した信号を信号ＳＬＱとしてＤＬＬ回路１８０に供給（出力）する。この構成例では、遅延クロック信号ＤＣＫ１〜ＤＣＫｎが遅延信号ＤＫＡ１〜ＤＫＡｎとして比較器アレイ部１５０に入力される。

なお、第２の回路１７０は第２のセレクターを有する。そして、第２のセレクターは、第１の期間では、基準クロック信号（ＣＫ１）を第２のＤＬＬ回路１９０に供給し、第２の期間では、第２の信号ＳＴＰを第２のＤＬＬ回路１９０に供給する。第２の期間において、比較器アレイ部１５０には、第１のＤＬＬ回路１８０から第１の遅延信号群（ＤＫＡ１〜ＤＫＡｎ）が入力され、第２のＤＬＬ回路から第２の遅延信号群（ＤＫＢ１〜ＤＫＢｍ）が入力される。

図１６は、上記の第１、第２の回路１６０、１７０を含む時間デジタル変換回路２０の動作を説明するタイミングチャートである。

図１６に示すように、第１の期間ＴＡでは信号ＭＤは第１の論理レベル（例えばローレベル）であり、第２の期間ＴＢでは信号ＭＤは第２の論理レベル（例えばハイレベル）である。第１の期間ＴＡではセレクター９０がクロック信号ＣＫ１を信号ＳＬＱとして出力し、調整回路４０が遅延クロック信号ＤＣＫ１〜ＤＣＫｎとクロック信号ＣＫ２に基づいて遅延素子ＤＥ１〜ＤＥｎの遅延量を調整する。第２の期間ＴＢではセレクター９０が信号ＳＴＡを信号ＳＬＱとして出力し、ＤＬＬ回路１８０が遅延信号ＤＫＡ１〜ＤＫＡｎを比較器アレイ部１５０に出力する。なお、第２の期間における時間デジタル変換回路２０の動作は図１４と同様である。

以上のように、第２の期間において信号ＳＴＡがＤＬＬ回路１８０によって遅延された遅延信号ＤＫＡ１〜ＤＫＡｎと、信号ＳＴＰがＤＬＬ回路１９０によって遅延された遅延信号ＤＫＢ１〜ＤＫＢｍとの位相比較を行うことで、信号ＳＴＡと信号ＳＴＰとの時間差（ＴＤＦ）を測定できる。ＤＬＬ回路１８０、１９０は第１の期間において調整回路４０、第２の調整回路により直接的に遅延量が調整されているので、レプリカ回路を用いる場合に比べて高性能な時間デジタル変換を実現できる。

なお、上記ではＤＬＬ回路１８０、１９０に同一の基準クロック信号（ＣＫ１）が入力される場合を例に説明したが、ＤＬＬ回路１８０、１９０に異なる基準クロック信号（ＣＫ１）が入力されてもよい。例えば、ＤＬＬ回路１８０、１９０にクロック信号ＣＫ２、ＣＫ３を入力し、第１の回路１６０の調整回路４０と第２の回路１７０の第２の調整回路にクロック信号ＣＫ１を入力してもよい。この場合、クロック信号ＣＫ１、ＣＫ２、ＣＫ３のクロック周波数ｆ１、ｆ２、ｆ３は、ｆ１＜ｆ３＜ｆ２を満たす。

７．変形例
図１７は、回路装置１０の変形構成例である。図１７の回路装置１０は、時間デジタル変換回路２０、発振回路１０１を含む。

時間デジタル変換回路２０は、クロック信号ＣＫ１が入力され、そのクロック信号ＣＫ１に基づいて時間をデジタル値に変換する。図１７の例では、時間デジタル変換回路２０は、クロック周波数ｆ１のクロック信号ＣＫ１に基づいて第１、第２の回路１６０、１７０のＤＬＬ回路１８０、１９０の遅延時間を調整し、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。

図１８は、第１の回路１６０の変形構成例である。図１８の第１の回路１６０は、ＤＬＬ回路１８０、調整回路１６２を含む。

ＤＬＬ回路１８０は、クロック信号ＣＫ１を順次に遅延させて遅延クロック信号ＤＣＫ１〜ＤＣＫｎを順次に出力する遅延素子ＤＥ１〜ＤＥｎを有する。調整回路１６２には、遅延クロック信号ＤＣＫｎとクロック信号ＣＫ１とが入力され、遅延クロック信号ＤＣＫｎとクロック信号ＣＫ１の遷移タイミング（位相）に基づいて遅延素子ＤＥ１〜ＤＥｎの遅延量を調整する。例えば、遅延クロック信号ＤＣＫｎとクロック信号ＣＫ１の遷移タイミングが一致するように調整する。具体的には、調整回路４０は、遅延クロック信号ＤＣＫｎの遷移タイミングとクロック信号ＣＫ１の遷移タイミングを比較（位相比較）し、その比較結果に基づいて制御信号ＳＣＴを出力する。制御信号ＳＣＴは、遅延素子ＤＥ１〜ＤＥｎの遅延量を制御する信号である。調整回路１６２は、例えば図１１、図１２の調整部ＡＳｉと同様の構成を採用できる。

なお、信号ＳＴＡ、ＳＴＰを遅延させる構成は、例えば図１３と同様にしてＤＬＬ回路のレプリカ回路を設ける手法や、図１５と同様にしてＤＬＬ回路の入力にセレクターを設ける手法を採用できる。また、以上では第１の回路１６０を例にとって説明したが、第２の回路１７０についても同様である。即ち、ｎをｍに置き換えればよい。

上記の変形例では、ＤＬＬ回路１８０、１９０における遅延素子１段あたりの遅延量がΔｔａ’＝１／（ｎ×ｆ１）、Δｔｂ’＝１／（ｍ×ｆ１）となる。ｎ＜ｍの場合、Δｔａ’＞Δｔｂ’となり、時間デジタル変換の分解能はΔｔ’＝Δｔａ’−Δｔｂ’となる。

８．物理量測定装置、電子機器、移動体
図１９は、本実施形態の回路装置１０を含む物理量測定装置４００の構成例である。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）と、クロック信号ＣＫ３を生成するための発振子ＸＴＡＬ３（第３の発振子、第３の振動片）と、を含む。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３が収容されるパッケージ４１０を含むことができる。

パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３がパッケージ４１０内に気密に封止される。

回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を発振させるための発振回路１０１、１０２、１０３が設けられ、これらの発振回路１０１、１０２、１０３により発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３を発振させることで、クロック信号ＣＫ１、ＣＫ２、ＣＫ３が生成される。

例えば比較例として、第１、第２、第３の発振回路は第１、第２、第３の水晶発振器に設けられており、回路装置は第１、第２、第３の発振回路を内蔵していない場合を考える。この場合、同期化回路１１０、１１５による第１、第２、第３のクロック信号の位相同期を実現することはできない。また第１、第２、第３の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えば図１７、図１８の変形例を採用する場合、発振子ＸＴＡＬ２、ＸＴＡＬ３、発振回路１０１、１０２は省略される。また、例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２、第３の発振領域であってもよい。

図２０は、本実施形態の回路装置１０を含む電子機器５００の構成例である。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３により物理量測定装置４００が構成される。なお電子機器５００は図２０の構成に限定されず、これらの一部の構成要素（例えば発振子ＸＴＡＬ２、ＸＴＡＬ３）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２１は、本実施形態の回路装置を含む移動体の例である。本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２１は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、２０…時間デジタル変換回路、４０…調整回路、
４１…バッファー回路、４２…バラクター、４３…キャパシター回路、
４４…トランジスター、４５…カレントミラー回路、５１…位相比較回路、
５２…チャージポンプ回路、５３…ループフィルター、５５…位相比較回路、
５６…出力回路、６０…制御回路、８０…遅延回路、９０…セレクター、
１０１，１０２，１０３…発振回路、１１０，１１５…同期化回路、
１５０…比較器アレイ部、１６０…第１の回路、１６２…調整回路、
１７０…第２の回路、１８０…第１のＤＬＬ回路、１９０…第２のＤＬＬ回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、
４１４…リッド部、５００…電子機器、５１０…通信部、５２０…処理部、
５３０…操作部、５４０…表示部、５５０…記憶部、
ＣＫ１…第１のクロック信号、ＣＫ２…第２のクロック信号、
ＣＫ３…第３のクロック信号、ＤＣＫ１〜ＤＣＫｎ…遅延クロック信号、
ＤＥ１〜ＤＥｎ…遅延素子、ＤＫＡ１〜ＤＫＡｎ…遅延信号（第１の遅延信号群）、
ＤＫＢ１〜ＤＫＢｍ…遅延信号（第２の遅延信号群）、
ＤＲ１〜ＤＲｎ…遅延素子、ＬＴ１１〜ＬＴｎｍ…位相比較器、
ＳＴＡ…第１の信号、ＳＴＰ…第２の信号、ＴＡ…第１の期間、ＴＢ…第２の期間、
ＸＴＡＬ１…第１の発振子、ＸＴＡＬ２…第２の発振子、
ＸＴＡＬ３…第３の発振子、ｆ１…第１のクロック周波数、
ｆ２…第２のクロック周波数、ｆ３…第３のクロック周波数

Claims (12)

1. 複数の遅延素子を有する第１のＤＬＬ（Delay Locked Loop）回路を有し、第１の信号を遅延させる第１の回路と、
   複数の遅延素子を有する第２のＤＬＬ回路を有し、第２の信号を遅延させる第２の回路と、
   マトリクス状に配置された複数の位相比較器を有し、前記第１の回路からの第１の遅延信号群と、前記第２の回路からの第２の遅延信号群とが入力され、前記第１の信号と前記第２の信号の遷移タイミングの時間差に対応するデジタル信号を出力する比較器アレイ部と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記比較器アレイ部の第ｉ列、第ｊ行の位相比較器（ｉ、ｊは１以上の整数）は、
   前記第１の回路からの前記第１の遅延信号群のうちの第ｉの遅延信号と、前記第２の回路からの前記第２の遅延信号群のうちの第ｊの遅延信号との間の位相比較を行うことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記第１のＤＬＬ回路は、
   第１のクロック信号と第２のクロック信号の周波数差を用いて遅延素子の遅延量が調整され、
   前記第２のＤＬＬ回路は、
   前記第１のクロック信号と第３のクロック信号の周波数差を用いて遅延素子の遅延量が調整されることを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記第１の回路は、
   前記第１のＤＬＬ回路の前記遅延素子からの遅延クロック信号と、前記第１のクロック信号の第１のクロック周波数よりも低い周波数の第２のクロック周波数の第２のクロック信号とが入力され、前記第１のクロック周波数と前記第２のクロック周波数の周波数差を用いて、前記第１のＤＬＬ回路の前記遅延素子の遅延量を調整する第１の調整回路を有し、
   前記第２の回路は、
   前記第２のＤＬＬ回路の前記遅延素子からの遅延クロック信号と、前記第１のクロック周波数よりも低い周波数の第３のクロック周波数の第３のクロック信号とが入力され、前記第１のクロック周波数と前記第３のクロック周波数の周波数差を用いて、前記第２のＤＬＬ回路の前記遅延素子の遅延量を調整する第２の調整回路を有することを特徴とする回路装置。
5. 請求項３又は４に記載の回路装置において、
   前記第１のクロック信号は、第１の発振子を用いて生成されたクロック信号であり、
   前記第２のクロック信号は、第２の発振子を用いて生成されたクロック信号であり、
   前記第３のクロック信号は、第３の発振子を用いて生成されたクロック信号であることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記第１の回路は、
   前記第１のＤＬＬ回路での信号遅延に応じた遅延量で、前記第１の信号を遅延させて、前記第１の遅延信号群を前記比較器アレイ部に出力する第１の遅延回路を有し、
   前記第２の回路は、
   前記第２のＤＬＬ回路での信号遅延に応じた遅延量で、前記第２の信号を遅延させて、前記第２の遅延信号群を前記比較器アレイ部に出力する第２の遅延回路を有することを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記第１の遅延回路は、
   前記第１のＤＬＬ回路のレプリカ回路であり、
   前記第２の遅延回路は、
   前記第２のＤＬＬ回路のレプリカ回路であることを特徴とする回路装置。
8. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記第１の回路は、
   第１の期間では、基準クロック信号を前記第１のＤＬＬ回路に供給し、第２の期間では、前記第１の信号を前記第１のＤＬＬ回路に供給する第１のセレクターを有し、
   前記第２の回路は、
   前記第１の期間では、基準クロック信号を前記第２のＤＬＬ回路に供給し、第２の期間では、前記第２の信号を前記第２のＤＬＬ回路に供給する第２のセレクターを有し、
   前記第２の期間において、前記比較器アレイ部には、前記第１のＤＬＬ回路から前記第１の遅延信号群が入力され、前記第２のＤＬＬ回路から前記第２の遅延信号群が入力されることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置と、
   第１のクロック信号を生成するための第１の発振子と、
   を含むことを特徴とする物理量測定装置。
10. 請求項９において、
    第２のクロック信号を生成するための第２の発振子と、
    第３のクロック信号を生成するための第２の発振子と、
    を含むことを特徴とする物理量測定装置。
11. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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