JP6263906B2 - 電子回路および制御方法 - Google Patents

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Description

本発明は、電子回路および制御方法に関する。
従来、入力される周期的な信号を元にフィードバック制御を加えて内部の発振器から位相が同期した信号を出力するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）が知られている。ＰＬＬの発振器には、たとえばＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）が用いられる。たとえば、ＰＬＬのＶＣＯとしてＬＣ共振型電圧制御発振器を採用し、さらにその発振ノード間の接続配線のインダクタ成分を相対的に小さくし、あるいは、ＬＣ共振発振器を注入同期により同期して発振させる技術が知られている（たとえば、下記特許文献１参照。）。
特開２００７−８２１５８号公報
しかしながら、上述した従来技術では、発振器からのリファレンス信号を複数のＰＬＬに分配する構成において、たとえば複数のＰＬＬ内の各発振器の特性がばらつくと、複数のＰＬＬの各出力信号の位相がずれるという問題がある。
１つの側面では、本発明は、複数の位相同期回路の各発振器の特性ばらつきによる位相ずれを抑えることができる電子回路および制御方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明の一側面によれば、基準信号を発振する第１発振器と、入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、を備える電子回路において、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、取得した各信号に基づいて、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号の相対的な位相を制御する電子回路および制御方法が提案される。
また、本発明の別の側面によれば、基準信号を発振する第１発振器と、入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサと、を備える電子回路において、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、取得した各信号に基づいて、前記複数のミキサから出力される各対象信号の相対的な位相を制御する電子回路および制御方法が提案される。
また、本発明の別の側面によれば、基準信号を発振する第１発振器と、入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、を備える電子回路において、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、取得した各信号に基づいて、前記複数の位相同期回路から出力される各出力信号の相対的な位相を制御する電子回路および制御方法が提案される。
また、本発明の別の側面によれば、基準信号を発振する第１発振器と、入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、を備える電子回路において、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、取得した各信号に基づいて、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号の相対的な位相を制御する電子回路および制御方法が提案される。
本発明の一側面によれば、複数の位相同期回路の各発振器の特性ばらつきによる位相ずれを抑えることができる。
実施の形態１にかかる電子回路の構成例１を示す図である。 図１Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例２を示す図である。 図２Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例３を示す図である。 図３Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例４を示す図である。 図４Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例５を示す図である。 図５Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例６を示す図である。 図６Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例７を示す図である。 図７Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例８を示す図である。 図８Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例９を示す図である。 図９Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態１にかかる電子回路の構成例１０を示す図である。 図１０Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例１を示す図である。 図１１Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例２を示す図である。 図１２Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例３を示す図である。 図１３Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例４を示す図である。 図１４Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例５を示す図である。 図１５Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例６を示す図である。 図１６Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例７を示す図である。 図１７Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例８を示す図である。 図１８Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例９を示す図である。 図１９Ａに示した電子回路における信号の流れの一例を示す図である。 実施の形態２にかかる電子回路の構成例１０を示す図である。 図２０Ａに示した電子回路における信号の流れの一例を示す図である。 位相制御装置の構成の一例を示す図である。 図２１Ａに示した位相制御装置の構成における信号の流れの一例を示す図である。 位相制御装置の構成の変形例１を示す図である。 図２１Ｃに示した位相制御装置の構成における信号の流れの一例を示す図である。 位相制御装置の構成の変形例２を示す図である。 図２１Ｅに示した位相制御装置の構成における信号の流れの一例を示す図である。 各ＰＬＬの出力位相を合わせた場合のタイミングチャートの一例を示す図である。 電子回路を適用した送受信装置の構成の一例を示す図である。 図２３Ａに示した送受信装置の構成における信号の流れの一例を示す図である。 電子回路を適用した送受信装置の構成の変形例を示す図である。 図２３Ｃに示した送受信装置の構成における信号の流れの一例を示す図である。 ＶＣＯ特性による位相ずれの一例を示す図である。
以下に図面を参照して、本発明にかかる電子回路および制御方法の実施の形態を詳細に説明する。
（実施の形態１）
（実施の形態１にかかる電子回路の構成例１）
図１Ａは、実施の形態１にかかる電子回路の構成例１を示す図である。図１Ｂは、図１Ａに示した電子回路における信号の流れの一例を示す図である。図１Ａ，図１Ｂに示すように、実施の形態１にかかる電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１〜１２３と、ＰＬＬ１３１〜１３３と、出力部１５１〜１５３と、位相比較器１６０と、を備える。
リファレンス信号発振器１１０は、リファレンス信号（基準信号）を発振する。リファレンス信号発振器１１０が発振するリファレンス信号は、たとえば一定周期のクロック信号である。リファレンス信号発振器１１０は、発振したリファレンス信号を分岐して位相制御装置１２１〜１２３へ出力する。
位相制御装置１２１〜１２３（φ）のそれぞれは、位相比較器１６０から出力された信号に応じた移相量により、リファレンス信号発振器１１０から出力されたリファレンス信号の位相を可変（調整）する。そして、位相制御装置１２１〜１２３は、位相を可変したリファレンス信号をそれぞれＰＬＬ１３１〜１３３へ出力する。位相制御装置１２１〜１２３のそれぞれは、たとえば移相量が可変の位相シフタによって実現することができる。
ＰＬＬ１３１〜１３３は、それぞれ位相制御装置１２１〜１２３から出力されたリファレンス信号と位相が同期した信号を出力する位相同期回路である。具体的には、ＰＬＬ１３１は、位相比較器１４１ａ（ＰＤ：Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）と、ＬＰＦ１４２ａ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）と、ＶＣＯ１４３ａと、分周器１４４ａと、を備える。また、ＰＬＬ１３２は、位相比較器１４１ｂと、ＬＰＦ１４２ｂと、ＶＣＯ１４３ｂと、分周器１４４ｂと、を備える。また、ＰＬＬ１３３は、位相比較器１４１ｃと、ＬＰＦ１４２ｃと、ＶＣＯ１４３ｃと、分周器１４４ｃと、を備える。位相制御装置１２１〜１２３から出力された各リファレンス信号は、それぞれ位相比較器１４１ａ〜１４１ｃへ入力される。
ここではＰＬＬ１３１の位相比較器１４１ａ、ＬＰＦ１４２ａ、ＶＣＯ１４３ａおよび分周器１４４ａについて説明するが、ＰＬＬ１３２，１３３についても同様である。位相比較器１４１ａは、入力されたリファレンス信号と、分周器１４４ａから出力された分周信号と、の位相比較を行う。そして、位相比較器１４１ａは、位相比較に基づく位相差を示す位相差信号を、ＬＰＦ１４２ａおよび位相比較器１６０へ出力する。たとえば、位相比較器１４１ａは、排他的論理和タイプの位相比較器である。
ＬＰＦ１４２ａは、帰還ループのループフィルタである。たとえば、ＬＰＦ１４２ａは、位相比較器１４１ａから出力された位相差信号のうちの低周波成分のみを抽出してＶＣＯ１４３ａへ出力する。
ＶＣＯ１４３ａは、ＬＰＦ１４２ａから出力された位相差信号に応じた周波数のクロック信号を発振する電圧制御発振器である。そして、ＶＣＯ１４３ａは、発振したクロック信号を出力する。分周器１４４ａ（ＦＤｉｖ）は、ＶＣＯ１４３ａから出力されたクロック信号を分周する分周器である。そして、分周器１４４ａは、分周した分周信号を位相比較器１４１ａへ出力する。出力部１５１〜１５３は、それぞれＰＬＬ１３１〜１３３のＶＣＯ１４３ａ〜１４３ｃから出力されたクロック信号を出力する。
位相比較器１６０（ＰＤ）は、ＰＬＬ１３１〜１３３から出力された各位相差信号の位相比較を行う。そして、位相比較器１６０は、位相比較に基づく位相差を示す位相差信号をそれぞれ位相制御装置１２１〜１２３へ出力する。たとえば、位相比較器１６０は、排他的論理和（ｅｘｃｌｕｓｉｖｅ−ＯＲ）タイプの位相比較器である。
たとえば、位相比較器１６０は、ＰＬＬ１３１からの位相差信号と、ＰＬＬ１３２からの位相差信号と、の位相差を示す信号を位相制御装置１２２へ出力する。位相制御装置１２２は、位相比較器１６０から出力される信号が示す位相差が小さくなるように、リファレンス信号の移相量を可変する。
また、位相比較器１６０は、ＰＬＬ１３１からの位相差信号と、ＰＬＬ１３３からの位相差信号と、の位相差を示す信号を位相制御装置１２３へ出力する。位相制御装置１２３は、位相比較器１６０から出力される信号が示す位相差が小さくなるように、リファレンス信号の移相量を可変する。
これにより、ＰＬＬ１３２，１３３における位相差を、ＰＬＬ１３１における位相差に合わせることができる。この場合は、位相比較器１６０は、位相制御装置１２１へ信号を出力しなくてもよい。また、位相制御装置１２１を省いた構成としてもよい。ただし、位相比較器１６０は、このような構成に限らず、ＰＬＬ１３１〜１３３から出力される位相差信号の位相差が小さくなるように、位相制御装置１２１〜１２３における相対的な移相量を制御すればよい。
これにより、ＶＣＯ１４３ａ〜１４３ｃの出力位相を合わせることができる。このように、位相比較器１６０および位相制御装置１２１〜１２３は、ＰＬＬ１３１〜１３３の各位相差信号に基づいて、リファレンス信号発振器１１０からＰＬＬ１３１〜１３３へ入力される各リファレンス信号の相対的な位相を制御する制御部である。
図１Ａ，図１Ｂにおいては、３つのＰＬＬ（ＰＬＬ１３１〜１３３）を備える電子回路１００について説明したが、電子回路１００は、２つのＰＬＬを備える装置であってもよいし、４つ以上のＰＬＬを備える装置であってもよい。
このように、電子回路１００は、位相比較器１４１ａ〜１４１ｃからそれぞれＶＣＯ１４３ａ〜１４３ｃへ入力される各位相差信号を取得する。そして、電子回路１００は、取得した各位相差信号に基づいて、リファレンス信号発振器１１０からＰＬＬ１３１〜１３３へ入力される各リファレンス信号の相対的な位相を制御する。
具体的には、電子回路１００は、各位相差信号の位相差が小さくなるように、リファレンス信号発振器１１０からＰＬＬ１３１〜１３３へ入力される各リファレンス信号のうちの少なくともいずれかの位相を制御する。図１Ａ，図１Ｂに示す例では、電子回路１００は、ＰＬＬ１３２，１３３へ入力される各リファレンス信号の位相を制御する。
これにより、ＶＣＯ１４３ａ〜１４３ｃの入力に対する周波数特性がばらついても、出力部１５１〜１５３から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ〜１４３ｃの特性ばらつきによる位相ずれを抑えることができる。
また、ＰＬＬ１３１〜１３３において、それぞれ分周器１４４ａ〜１４４ｃを省き、リファレンス信号発振器１１０とＶＣＯ１４３ａ〜１４３ｃが同じ周波数で動作する構成としてもよい。この場合も同様に、ＶＣＯ１４３ａ〜１４３ｃの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例２）
図２Ａは、実施の形態１にかかる電子回路の構成例２を示す図である。図２Ｂは、図２Ａに示した電子回路における信号の流れの一例を示す図である。図２Ａ，図２Ｂにおいて、図１Ａ，図１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図２Ａ，図２Ｂに示す電子回路１００は、たとえば信号の受信装置に適用可能な装置である。たとえば、電子回路１００は、ＰＬＬ１３１，１３２の出力信号をローカル信号として用いて受信信号を周波数変換する。
図２Ａ，図２Ｂに示す電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１，１２２と、ＰＬＬ１３１，１３２と、出力部１５１，１５２と、位相比較器１６０と、を備える。また、電子回路１００は、入力部２１１，２１２と、増幅器２２１，２２２と、ミキサ２３１，２３２と、を備える。図２Ａ，図２Ｂに示す例では、位相比較器１４１ａ，１４１ｂには、リファレンス信号発振器１１０から出力されたリファレンス信号が位相制御装置１２１，１２２を介さずに入力される。
入力部２１１，２１２のそれぞれには、たとえば受信装置のアンテナによって受信された受信信号が入力される。入力部２１１，２１２は、入力された受信信号をそれぞれ増幅器２２１，２２２へ出力する。増幅器２２１，２２２は、それぞれ入力部２１１，２１２から出力された受信信号を受信する。そして、増幅器２２１，２２２は、増幅した受信信号をそれぞれミキサ２３１，２３２へ出力する。
ミキサ２３１は、増幅器２２１から出力された受信信号に、ＰＬＬ１３１から出力されたクロック信号を乗算し、乗算した受信信号を位相制御装置１２１へ出力する。ミキサ２３２は、増幅器２２２から出力された受信信号に、ＰＬＬ１３２から出力されたクロック信号を乗算し、乗算した受信信号を位相制御装置１２２へ出力する。
これにより、受信信号を周波数変換することができる。たとえばミキサ２３１，２３２のそれぞれは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）帯の受信信号をＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ：中間周波数）帯の信号やベースバンド帯の信号に変換する。ミキサ２３１，２３２のそれぞれは、たとえば乗算回路によって実現することができる。
位相制御装置１２１，１２２は、位相比較器１６０から出力された信号に応じた移相量により、それぞれミキサ２３１，２３２から出力された受信信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変した受信信号をそれぞれ出力部１５１，１５２へ出力する。出力部１５１，１５２は、それぞれ位相制御装置１２１，１２２から出力された受信信号を出力する。
たとえば、位相比較器１６０は、ＰＬＬ１３１からの位相差信号と、ＰＬＬ１３２からの位相差信号と、の位相差を示す信号を位相制御装置１２２へ出力する。位相制御装置１２２は、位相比較器１６０から出力される信号が示す位相差が小さくなるように信号の移相量を可変する。これにより、出力部１５１，１５２から出力される各信号の位相を合わせることができる。
この場合は、位相比較器１６０は、位相制御装置１２１へ信号を出力しなくてもよい。また、位相制御装置１２１を省いた構成としてもよい。ただし、位相比較器１６０は、このような構成に限らず、ＰＬＬ１３１，１３２から出力される位相差信号の位相差が小さくなるように、位相制御装置１２１，１２２における相対的な移相量を制御すればよい。これにより、入力部２１１，２１２へ入力された各受信信号を周波数変換して出力部１５１，１５２から出力するとともに、出力する各受信信号の位相を合わせることができる。
図２Ａ，図２Ｂにおいては、２つのＰＬＬ（ＰＬＬ１３１，１３２）を備える電子回路１００について説明したが、電子回路１００は、３つ以上のＰＬＬを備える装置であってもよい。
このように、電子回路１００は、位相比較器１４１ａ，１４１ｂからそれぞれＶＣＯ１４３ａ，１４３ｂへ入力される各位相差信号を取得する。そして、電子回路１００は、取得した各位相差信号に基づいて、ミキサ２３１，２３２から出力される各受信信号（対象信号）の相対的な位相を制御する。
具体的には、電子回路１００は、各位相差信号の位相差が小さくなるように、ミキサ２３１，２３２から出力される各受信信号のうちの少なくともいずれかの位相を制御する。図２Ａ，図２Ｂに示す例では、電子回路１００は、ミキサ２３２から出力される受信信号の位相を制御する。
これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
また、図２Ａ，図２Ｂに示す例では、入力部２１１，２１２へ受信信号が入力される場合について説明したが、入力部２１１，２１２へ入力される信号は受信信号に限らず、各種の信号とすることができる。
（実施の形態１にかかる電子回路の構成例３）
図３Ａは、実施の形態１にかかる電子回路の構成例３を示す図である。図３Ｂは、図３Ａに示した電子回路における信号の流れの一例を示す図である。図３Ａ，図３Ｂにおいて、図２Ａ，図２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図３Ａ，図３Ｂに示す電子回路１００は、図２Ａ，図２Ｂに示した構成に加えてＡＤＣ３１１，３１２（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログ／デジタル変換器）を備える。
ＡＤＣ３１１，３１２は、それぞれミキサ２３１，２３２から出力される受信信号をアナログ信号からデジタル信号に変換する。そして、ＡＤＣ３１１，３１２は、デジタル信号に変換した受信信号をそれぞれ位相制御装置１２１，１２２へ出力する。
位相制御装置１２１，１２２は、それぞれＡＤＣ３１１，３１２から出力された受信信号の位相をデジタル的に可変する。このように、位相制御装置１２１，１２２は、デジタル処理部において位相を可変してもよい。この場合も、図２Ａ，図２Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例４）
図４Ａは、実施の形態１にかかる電子回路の構成例４を示す図である。図４Ｂは、図４Ａに示した電子回路における信号の流れの一例を示す図である。図４Ａ，図４Ｂにおいて、図２Ａ，図２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図４Ａ，図４Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力されたクロック信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変した信号をそれぞれミキサ２３１，２３２へ出力する。
ミキサ２３１は、増幅器２２１から出力された受信信号に、位相制御装置１２１から出力されたクロック信号を乗算し、乗算した受信信号を出力部１５１へ出力する。ミキサ２３２は、増幅器２２２から出力された受信信号に、位相制御装置１２２から出力されたクロック信号を乗算し、乗算した受信信号を出力部１５２へ出力する。出力部１５１，１５２は、それぞれミキサ２３１，２３２から出力された受信信号を出力する。
このように、位相制御装置１２１，１２２は、ＰＬＬ１３１，１３２とミキサ２３１，２３２との間において位相を可変してもよい。この場合も、図２Ａ，図２Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例５）
図５Ａは、実施の形態１にかかる電子回路の構成例５を示す図である。図５Ｂは、図５Ａに示した電子回路における信号の流れの一例を示す図である。図５Ａ，図５Ｂにおいて、図２Ａ，図２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図５Ａ，図５Ｂに示す電子回路１００は、たとえば信号の送信装置に適用可能な装置である。たとえば、電子回路１００は、送信信号を生成するためのクロック信号をＰＬＬ１３１，１３２によって生成する。または、デジタルクロックが想定している方形波ではなく、サイン波信号（送信キャリア信号）でもよい。
図５Ａ，図５Ｂに示す電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１，１２２と、ＰＬＬ１３１，１３２と、出力部１５１，１５２と、位相比較器１６０と、増幅器５１１，５１２と、を備える。図５Ａ，図５Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力されたクロック信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変したクロック信号をそれぞれ増幅器５１１，５１２へ出力する。
増幅器５１１，５１２は、それぞれ位相制御装置１２１，１２２から出力されたクロック信号を増幅する。そして、増幅器５１１，５１２は、増幅したクロック信号をそれぞれ出力部１５１，１５２へ出力する。出力部１５１，１５２は、それぞれ増幅器５１１，５１２から出力されたクロック信号を、クロック信号に基づく信号を送信する送信部へ出力する。送信部は、たとえば、図２３Ｃ，図２３Ｄに示す変調器２３４１，２３４２、増幅器２３５１，２３５２およびアンテナ２３６１，２３６２などである。
これにより、出力部１５１，１５２から出力された各クロック信号は、たとえば、変調されて送信信号として送信装置のアンテナから送信される。このため、各送信信号の位相を合わせることができる。
このように、電子回路１００は、各位相差信号に基づいて、ＰＬＬ１３１，１３２からの各出力信号の相対的な位相を制御する。具体的には、電子回路１００は、各位相差信号の位相差が小さくなるように、ＰＬＬ１３１，１３２からの各出力信号のうちの少なくともいずれかの位相を制御する。
これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２からの各出力信号に基づく各送信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例６）
図６Ａは、実施の形態１にかかる電子回路の構成例６を示す図である。図６Ｂは、図６Ａに示した電子回路における信号の流れの一例を示す図である。図６Ａ，図６Ｂにおいて、図５Ａ，図５Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図６Ａ，図６Ｂに示す電子回路１００は、図５Ａ，図５Ｂに示した構成に加えて、入力部６１１，６１２と、加算部６２１，６２２と、を備える。たとえばビームフォーミング等のために、位相制御装置１２１，１２２を、出力部１５１，１５２から出力される各クロック信号に所定の位相差を与えるＰｈａｓｅｄ Ａｒｒａｙ用の位相シフタとしても用いることができる。この場合に、所定の位相差に応じた移相量を示す信号が入力部６１１，６１２へ入力される。入力部６１１，６１２は、入力された信号をそれぞれ加算部６２１，６２２へ出力する。
加算部６２１は、位相比較器１６０から出力された信号と、入力部６１１から出力された信号と、を加算して位相制御装置１２１へ出力する。加算部６２２は、位相比較器１６０から出力された信号と、入力部６１２から出力された信号と、を加算して位相制御装置１２２へ出力する。位相制御装置１２１，１２２は、それぞれ入力部６１１，６１２から出力された信号に応じた移相量により、それぞれＶＣＯ１４３ａ，１４３ｂから出力された信号の位相を可変する。
このように、電子回路１００は、ＰＬＬ１３１，１３２における各位相差信号と、所定の位相差に応じた信号と、に基づいて、ＰＬＬ１３１，１３２の各出力信号の位相差を所定の位相差に制御する。これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロックの位相を所定の位相差にすることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例７）
図７Ａは、実施の形態１にかかる電子回路の構成例７を示す図である。図７Ｂは、図７Ａに示した電子回路における信号の流れの一例を示す図である。図７Ａ，図７Ｂにおいて、図２Ａ，図２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図７Ａ，図７Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２に含まれている。位相制御装置１２１は、ＰＬＬ１３１において、分周器１４４ａから出力された分周信号の位相を可変して位相比較器１４１ａへ出力する。位相制御装置１２２は、ＰＬＬ１３２において、分周器１４４ｂから出力された分周信号の位相を可変して位相比較器１４１ｂへ出力する。
このように、電子回路１００は、ＰＬＬ１３１，１３２の各位相差信号に基づいて、ＰＬＬ１３１，１３２のそれぞれにおいてＶＣＯ１４３ａ，１４３ｂから位相比較器１４１ａ，１４１ｂへ入力される各出力信号の相対的な位相を制御する。
具体的には、電子回路１００は、各位相差信号の位相差が小さくなるように、ＰＬＬ１３１，１３２の分周器１４４ａ，１４４ｂからそれぞれ位相比較器１４１ａ，１４１ｂへ出力される各出力信号のうちの少なくともいずれかの位相を制御する。
これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例８）
図８Ａは、実施の形態１にかかる電子回路の構成例８を示す図である。図８Ｂは、図８Ａに示した電子回路における信号の流れの一例を示す図である。図８Ａ，図８Ｂにおいて、図７Ａ，図７Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図８Ａ，図８Ｂに示すＰＬＬ１３１，１３２は、図７Ａ，図７Ｂに示した構成に加えてそれぞれ分周器８１１ａ，８１１ｂを備えている。ＰＬＬ１３１の分周器８１１ａは、位相制御装置１２１から出力された分周信号をさらに分周して位相比較器１４１ａへ出力する。ＰＬＬ１３２の分周器８１１ｂは、位相制御装置１２２から出力された分周信号をさらに分周して位相比較器１４１ｂへ出力する。
このように、ＰＬＬ１３１，１３２におけるループにおいて分周器を２つの分周器に分け、２つの分周器の間に位相制御装置１２１，１２２を設ける構成としてもよい。これにより、図７Ａ，図７Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例９）
図９Ａは、実施の形態１にかかる電子回路の構成例９を示す図である。図９Ｂは、図９Ａに示した電子回路における信号の流れの一例を示す図である。図９Ａ，図９Ｂにおいて、図７Ａ，図７Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図９Ａ，図９Ｂに示すＰＬＬ１３１においては、図７Ａ，図７Ｂに示した構成において位相制御装置１２１と分周器１４４ａの位置が入れ替わっている。また、ＰＬＬ１３２においては、図７Ａ，図７Ｂに示した構成において位相制御装置１２２と分周器１４４ｂの位置が入れ替わっている。
このように、ＶＣＯ１４３ａ，１４３ｂと分周器１４４ａ，１４４ｂとの間に位相制御装置１２１，１２２を設ける構成としてもよい。これにより、図７Ａ，図７Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。
（実施の形態１にかかる電子回路の構成例１０）
図１０Ａは、実施の形態１にかかる電子回路の構成例１０を示す図である。図１０Ｂは、図１０Ａに示した電子回路における信号の流れの一例を示す図である。図１０Ａ，図１０Ｂにおいて、図１Ａ，図１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１０Ａ，図１０Ｂに示す例では、ＬＰＦ１４２ａ〜１４３ｃは、それぞれ位相比較器１４１ａ〜１４１ｃから出力された位相差信号のうちの低周波成分のみを抽出してそれぞれＶＣＯ１４３ａ〜１４３ｃおよび位相比較器１６０へ出力する。この場合は、位相比較器１４１ａ〜１４１ｃは、位相差信号を位相比較器１６０へ出力しなくてもよい。
このように、ＰＬＬ１３１〜１３３は、それぞれＬＰＦ１４２ａ〜１４２ｃを通過した後の位相差信号を位相比較器１６０へ出力する構成としてもよい。この場合に、ＬＰＦ１４２ａ〜１４２ｃの後にＶＣＯ１４３ａ〜１４３ｃが接続されているため、ＬＰＦ１４２ａ〜１４２ｃの後段に接続して位相差信号を取り出す回路は、ＬＰＦ１４２ａ〜１４２ｃの出力インピーダンスより十分高いインピーダンスとしてもよい。これにより、ＶＣＯ１４３ａ〜１４３ｃの入力への影響を抑えることができる。
また、ＬＰＦ１４２ａ〜１４２ｃの後段に接続して位相差信号を取り出す回路のインピーダンスを、ＶＣＯ１４３ａ〜１４３ｃの入力インピーダンスより高くしてもよい。これにより、ＶＣＯ１４３ａ〜１４３ｃの入力への影響を抑えることができる。
図１０Ａ，図１０Ｂに示す例と同様に、図２Ａ〜図９Ｂに示した各構成において、ＰＬＬ１３１，１３２がそれぞれＬＰＦ１４２ａ，１４２ｂを通過した後の位相差信号を位相比較器１６０へ出力する構成としてもよい。
（実施の形態２）
（実施の形態２にかかる電子回路の構成例１）
図１１Ａは、実施の形態２にかかる電子回路の構成例１を示す図である。図１１Ｂは、図１１Ａに示した電子回路における信号の流れの一例を示す図である。図１１Ａ，図１１Ｂにおいて、図１Ａ，図１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１１Ａ，図１１Ｂに示すように、実施の形態２にかかる電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１，１２２と、ＰＬＬ１３１，１３２と、出力部１５１，１５２と、を備える。このように、実施の形態２においては位相比較器１６０を省いた構成としてもよい。
位相制御装置１２１は、ＰＬＬ１３１から出力された位相差信号に応じた移相量により、リファレンス信号発振器１１０から出力されたリファレンス信号の位相を可変する。位相制御装置１２２は、ＰＬＬ１３２から出力された位相差信号に応じた移相量により、リファレンス信号発振器１１０から出力されたリファレンス信号の位相を可変する。このように、位相制御装置１２１，１２２は、ＰＬＬ１３１，１３２の各位相差信号に基づいて、リファレンス信号発振器１１０からＰＬＬ１３１，１３２へ入力される各リファレンス信号の相対的な位相を制御する制御部である。
具体的には、位相制御装置１２１は、ＰＬＬ１３１から出力された位相差信号に基づいて、ＰＬＬ１３１の出力信号の位相を所定の位相にするための移相量を導出し、導出した移相量をリファレンス信号に与える。位相制御装置１２２は、ＰＬＬ１３２から出力された位相差信号に基づいて、ＰＬＬ１３２の出力信号の位相を所定の位相にするための移相量を導出し、導出した移相量をリファレンス信号に与える。
たとえば、電子回路１００は、ＰＬＬ１３１，１３２における位相差信号の値ごとに、ＰＬＬ１３１，１３２からの出力信号の位相を所定の位相にするための移相量を示す対応情報を記憶したメモリを備える。対応情報は、たとえば事前の実験によって作成することができる。そして、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力された位相差信号と、メモリに記憶された対応情報と、に基づいて、ＰＬＬ１３１，１３２からの出力信号の位相を所定の位相にするための移相量を導出する。ただし、位相制御装置１２１，１２２による移相量の導出方法については、対応情報を用いる場合に限らず、所定の式を用いた演算などの各種の方法とすることができる。
このように、電子回路１００は、ＰＬＬ１３１，１３２のそれぞれについて、対象のＰＬＬから取得した位相差信号に基づいて、対象のＰＬＬへ入力されるリファレンス信号の位相を制御する。
これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例２）
図１２Ａは、実施の形態２にかかる電子回路の構成例２を示す図である。図１２Ｂは、図１２Ａに示した電子回路における信号の流れの一例を示す図である。図１２Ａ，図１２Ｂにおいて、図１１Ａ，図１１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図１２Ａ，図１２Ｂに示す電子回路１００は、たとえば信号の受信装置に適用可能な装置である。たとえば、電子回路１００は、ＰＬＬ１３１，１３２の出力信号をローカル信号として用いて受信信号を周波数変換する。
図１２Ａ，図１２Ｂに示す電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１，１２２と、ＰＬＬ１３１，１３２と、出力部１５１，１５２と、入力部２１１，２１２と、増幅器２２１，２２２と、ミキサ２３１，２３２と、を備える。図１２Ａ，図１２Ｂに示す例では、ＰＬＬ１３１，１３２の位相比較器１４１ａ，１４１ｂには、リファレンス信号発振器１１０から出力されたリファレンス信号が位相制御装置１２１，１２２を介さずに入力される。
入力部２１１，２１２のそれぞれには、たとえば受信装置のアンテナによって受信された受信信号が入力される。入力部２１１，２１２は、入力された受信信号をそれぞれ増幅器２２１，２２２へ出力する。増幅器２２１，２２２は、それぞれ入力部２１１，２１２から出力された受信信号を受信する。そして、増幅器２２１，２２２は、増幅した受信信号をそれぞれミキサ２３１，２３２へ出力する。
ミキサ２３１は、増幅器２２１から出力された受信信号に、ＰＬＬ１３１から出力されたクロック信号を乗算し、乗算した受信信号を位相制御装置１２１へ出力する。ミキサ２３２は、増幅器２２２から出力された受信信号に、ＰＬＬ１３２から出力されたクロック信号を乗算し、乗算した受信信号を位相制御装置１２２へ出力する。
これにより、受信信号を周波数変換することができる。たとえばミキサ２３１，２３２のそれぞれは、ＲＦ帯の受信信号をＩＦ帯の信号やベースバンド帯の信号に変換する。ミキサ２３１，２３２のそれぞれは、たとえば乗算回路によって実現することができる。
位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力された位相差信号に基づいて、それぞれミキサ２３１，２３２から出力された受信信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変した受信信号をそれぞれ出力部１５１，１５２へ出力する。出力部１５１，１５２は、それぞれ位相制御装置１２１，１２２から出力された受信信号を出力する。これにより、入力部２１１，２１２へ入力された各受信信号を周波数変換して出力部１５１，１５２から出力するとともに、出力する各受信信号の位相を合わせることができる。
図１２Ａ，図１２Ｂにおいては、２つのＰＬＬ（ＰＬＬ１３１，１３２）を備える電子回路１００について説明したが、電子回路１００は、３つ以上のＰＬＬを備える装置であってもよい。
このように、電子回路１００は、ＰＬＬ１３１，１３２のそれぞれについて、対象のＰＬＬから取得した位相差信号に基づいて、ミキサ２３１，２３２のうちの、対象のＰＬＬに対応するミキサからの出力信号の位相を制御する。
これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
また、図１２Ａ，図１２Ｂに示す例では、入力部２１１，２１２へ受信信号が入力される場合について説明したが、入力部２１１，２１２へ入力される信号は受信信号に限らず、各種の信号とすることができる。
（実施の形態２にかかる電子回路の構成例３）
図１３Ａは、実施の形態２にかかる電子回路の構成例３を示す図である。図１３Ｂは、図１３Ａに示した電子回路における信号の流れの一例を示す図である。図１３Ａ，図１３Ｂにおいて、図１２Ａ，図１２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図１３Ａ，図１３Ｂに示す電子回路１００は、図１２Ａ，図１２Ｂに示した構成に加えてＡＤＣ３１１，３１２を備える。
ＡＤＣ３１１，３１２は、それぞれミキサ２３１，２３２から出力される受信信号をアナログ信号からデジタル信号に変換する。そして、ＡＤＣ３１１，３１２は、デジタル信号に変換した受信信号をそれぞれ位相制御装置１２１，１２２へ出力する。
位相制御装置１２１，１２２は、それぞれＡＤＣ３１１，３１２から出力された受信信号の位相をデジタル的に可変する。このように、位相制御装置１２１，１２２は、デジタル処理部において位相を可変してもよい。この場合も、図１２Ａ，図１２Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例４）
図１４Ａは、実施の形態２にかかる電子回路の構成例４を示す図である。図１４Ｂは、図１４Ａに示した電子回路における信号の流れの一例を示す図である。図１４Ａ，図１４Ｂにおいて、図１２Ａ，図１２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１４Ａ，図１４Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力されたクロック信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変した信号をそれぞれミキサ２３１，２３２へ出力する。
ミキサ２３１は、増幅器２２１から出力された受信信号に、位相制御装置１２１から出力されたクロック信号を乗算し、乗算した受信信号を出力部１５１へ出力する。ミキサ２３２は、増幅器２２２から出力された受信信号に、位相制御装置１２２から出力されたクロック信号を乗算し、乗算した受信信号を出力部１５２へ出力する。出力部１５１，１５２は、それぞれミキサ２３１，２３２から出力された受信信号を出力する。
このように、位相制御装置１２１，１２２は、ＰＬＬ１３１，１３２とミキサ２３１，２３２との間において位相を可変してもよい。この場合も、図１２Ａ，図１２Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各受信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例５）
図１５Ａは、実施の形態２にかかる電子回路の構成例５を示す図である。図１５Ｂは、図１５Ａに示した電子回路における信号の流れの一例を示す図である。図１５Ａ，図１５Ｂにおいて、図１２Ａ，図１２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図１５Ａ，図１５Ｂに示す電子回路１００は、たとえば信号の送信装置に適用可能な装置である。たとえば、電子回路１００は、送信信号を生成するためのクロック信号をＰＬＬ１３１，１３２によって生成する。
図１５Ａ，図１５Ｂに示す電子回路１００は、リファレンス信号発振器１１０と、位相制御装置１２１，１２２と、ＰＬＬ１３１，１３２と、出力部１５１，１５２と、増幅器５１１，５１２と、を備える。図１５Ａ，図１５Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２から出力されたクロック信号の位相を可変する。そして、位相制御装置１２１，１２２は、位相を可変したクロック信号をそれぞれ増幅器５１１，５１２へ出力する。
増幅器５１１，５１２は、それぞれ位相制御装置１２１，１２２から出力されたクロック信号を増幅する。そして、増幅器５１１，５１２は、増幅したクロック信号をそれぞれ出力部１５１，１５２へ出力する。出力部１５１，１５２は、それぞれ増幅器５１１，５１２から出力されたクロック信号を、クロック信号に基づく信号を送信する送信部へ出力する。これにより、出力部１５１，１５２から出力された各クロック信号は、たとえば、変調されて送信信号として送信装置のアンテナから送信される。このため、各送信信号の位相を合わせることができる。
このように、電子回路１００は、各位相差信号に基づいて、ＰＬＬ１３１，１３２からの各出力信号の位相を制御する。これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２からの各出力信号に基づく各送信信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例６）
図１６Ａは、実施の形態２にかかる電子回路の構成例６を示す図である。図１６Ｂは、図１６Ａに示した電子回路における信号の流れの一例を示す図である。図１６Ａ，図１６Ｂにおいて、図１５Ａ，図１５Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１６Ａ，図１６Ｂに示す電子回路１００は、図１５Ａ，図１５Ｂに示した構成に加えて、入力部６１１，６１２と、加算部６２１，６２２と、を備える。たとえばビームフォーミング等のために、位相制御装置１２１，１２２を、出力部１５１，１５２から出力される各クロック信号に所定の位相差を与えるＰｈａｓｅｄ Ａｒｒａｙ用の位相シフタとしても用いることができる。この場合に、所定の位相差に応じた移相量を示す信号が入力部６１１，６１２へ入力される。入力部６１１，６１２は、入力された信号をそれぞれ加算部６２１，６２２へ出力する。
加算部６２１は、ＰＬＬ１３１から出力された位相差信号と、入力部６１１から出力された信号と、を加算して位相制御装置１２１へ出力する。加算部６２２は、ＰＬＬ１３２から出力された位相差信号と、入力部６１２から出力された信号と、を加算して位相制御装置１２２へ出力する。位相制御装置１２１，１２２は、それぞれ入力部６１１，６１２から出力された信号に応じた移相量により、それぞれＶＣＯ１４３ａ，１４３ｂから出力された信号の位相を可変する。
このように、電子回路１００は、ＰＬＬ１３１，１３２における各位相差信号と、所定の位相差に応じた信号と、に基づいて、ＰＬＬ１３１，１３２の各出力信号の位相差を所定の位相差に制御する。これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロックの位相を所定の位相差にすることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例７）
図１７Ａは、実施の形態２にかかる電子回路の構成例７を示す図である。図１７Ｂは、図１７Ａに示した電子回路における信号の流れの一例を示す図である。図１７Ａ，図１７Ｂにおいて、図１２Ａ，図１２Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１７Ａ，図１７Ｂに示す例では、位相制御装置１２１，１２２は、それぞれＰＬＬ１３１，１３２に含まれている。位相制御装置１２１は、ＰＬＬ１３１において、分周器１４４ａから出力された分周信号の位相を可変して位相比較器１４１ａへ出力する。位相制御装置１２２は、ＰＬＬ１３２において、分周器１４４ｂから出力された分周信号の位相を可変して位相比較器１４１ｂへ出力する。
このように、電子回路１００は、ＰＬＬ１３１，１３２の各位相差信号に基づいて、ＰＬＬ１３１，１３２のそれぞれにおいてＶＣＯ１４３ａ，１４３ｂから位相比較器１４１ａ，１４１ｂへ入力される各出力信号の位相を制御する。これにより、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例８）
図１８Ａは、実施の形態２にかかる電子回路の構成例８を示す図である。図１８Ｂは、図１８Ａに示した電子回路における信号の流れの一例を示す図である。図１８Ａ，図１８Ｂにおいて、図１７Ａ，図１７Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１８Ａ，図１８Ｂに示すＰＬＬ１３１，１３２は、図１７Ａ，図１７Ｂに示した構成に加えてそれぞれ分周器８１１ａ，８１１ｂを備えている。ＰＬＬ１３１の分周器８１１ａは、位相制御装置１２１から出力された分周信号をさらに分周して位相比較器１４１ａへ出力する。ＰＬＬ１３２の分周器８１１ｂは、位相制御装置１２２から出力された分周信号をさらに分周して位相比較器１４１ｂへ出力する。
このように、ＰＬＬ１３１，１３２におけるループにおいて分周器を２つの分周器に分け、２つの分周器の間に位相制御装置１２１，１２２を設ける構成としてもよい。これにより、図１７Ａ，図１７Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例９）
図１９Ａは、実施の形態２にかかる電子回路の構成例９を示す図である。図１９Ｂは、図１９Ａに示した電子回路における信号の流れの一例を示す図である。図１９Ａ，図１９Ｂにおいて、図１７Ａ，図１７Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図１９Ａ，図１９Ｂに示すＰＬＬ１３１においては、図１７Ａ，図１７Ｂに示した構成において位相制御装置１２１と分周器１４４ａの位置が入れ替わっている。また、ＰＬＬ１３２においては、図１７Ａ，図１７Ｂに示した構成において位相制御装置１２２と分周器１４４ｂの位置が入れ替わっている。
このように、ＶＣＯ１４３ａ，１４３ｂと分周器１４４ａ，１４４ｂとの間に位相制御装置１２１，１２２を設ける構成としてもよい。これにより、図１７Ａ，図１７Ｂに示した構成と同様に、ＶＣＯ１４３ａ，１４３ｂの入力に対する周波数特性がばらついても、出力部１５１，１５２から出力される各クロック信号の位相を合わせることができる。すなわち、ＶＣＯ１４３ａ，１４３ｂの特性ばらつきによる位相ずれを抑えることができる。また、位相比較器１６０を省くことが可能になるため、回路の簡略化を図ることができる。
（実施の形態２にかかる電子回路の構成例１０）
図２０Ａは、実施の形態２にかかる電子回路の構成例１０を示す図である。図２０Ｂは、図２０Ａに示した電子回路における信号の流れの一例を示す図である。図２０Ａ，図２０Ｂにおいて、図１１Ａ，図１１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。
図２０Ａ，図２０Ｂに示す例では、ＰＬＬ１３１のＬＰＦ１４２ａは、位相比較器１４１ａから出力された位相差信号のうちの低周波成分のみを抽出してＶＣＯ１４３ａおよび位相制御装置１２１へ出力する。この場合は、位相比較器１４１ａは、位相差信号を位相制御装置１２１へ出力しなくてもよい。また、ＰＬＬ１３２のＬＰＦ１４２ｂは、位相比較器１４１ｂから出力された位相差信号のうちの低周波成分のみを抽出してＶＣＯ１４３ｂおよび位相制御装置１２２へ出力する。この場合は、位相比較器１４１ｂは、位相差信号を位相制御装置１２２へ出力しなくてもよい。
このように、ＰＬＬ１３１，１３２は、それぞれＬＰＦ１４２ａ，１４２ｂを通過した後の位相差信号を位相制御装置１２１，１２２へ出力する構成としてもよい。この場合に、ＬＰＦ１４２ａ，１４２ｂの後にＶＣＯ１４３ａ，１４３ｂが接続されているため、ＬＰＦ１４２ａ，１４２ｂの後段に接続して位相差信号を取り出す回路は、ＬＰＦ１４２ａ，１４２ｂの出力インピーダンスより十分高いインピーダンスとしてもよい。これにより、ＶＣＯ１４３ａ，１４３ｂの入力への影響を抑えることができる。
また、ＬＰＦ１４２ａ，１４２ｂの後段に接続して位相差信号を取り出す回路のインピーダンスを、ＶＣＯ１４３ａ，１４３ｂの入力インピーダンスより高くしてもよい。これにより、ＶＣＯ１４３ａ，１４３ｂの入力への影響を抑えることができる。
図２０Ａ，図２０Ｂに示す例と同様に、図１２Ａ〜図１９Ｂに示した各構成において、ＰＬＬ１３１，１３２がそれぞれＬＰＦ１４２ａ，１４２ｂを通過した後の位相差信号を位相制御装置１２１，１２２へ出力する構成としてもよい。
（位相制御装置の構成）
図２１Ａは、位相制御装置の構成の一例を示す図である。図２１Ｂは、図２１Ａに示した位相制御装置の構成における信号の流れの一例を示す図である。図２１Ａ，図２１Ｂにおいて、図１１Ａ，図１１Ｂに示した部分と同様の部分については同一の符号を付して説明を省略する。図１１Ａ，図１１Ｂに示した位相制御装置１２１は、たとえば図２１Ａ，図２１Ｂに示すように、ＬＰＦ２１１１ａと、レベル変換回路２１１２ａと、スイッチ２１１３ａと、位相シフタ２１１４ａを備える。また、位相制御装置１２２は、ＬＰＦ２１１１ｂと、レベル変換回路２１１２ｂと、スイッチ２１１３ｂと、位相シフタ２１１４ｂを備える。
ここでは位相制御装置１２１の構成について説明するが、位相制御装置１２２についても同様である。ＬＰＦ２１１１ａは、ＰＬＬ１３１の位相比較器１４１ａから出力された位相差信号のうちの所定の低周波成分のみをレベル変換回路２１１２ａへ通過させる。
レベル変換回路２１１２ａ（Ｇ）は、ＬＰＦ２１１１ａから出力された位相差信号のレベルを調整してスイッチ２１１３ａへ出力する。たとえばレベル変換回路２１１２ａは、ＬＰＦ２１１１ａからの位相差信号のＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：直流）電圧オフセットおよび利得を、位相シフタ２１１４ａの制御端子入力のレベルになるように調整する。
スイッチ２１１３ａ（ＳＷ：Ｓｗｉｔｃｈ）は、レベル変換回路２１１２ａから出力された位相差信号の位相シフタ２１１４ａへの出力をオンオフする。位相シフタ２１１４ａは、スイッチ２１１３ａから出力された位相差信号に応じた移相量によって、リファレンス信号発振器１１０からＰＬＬ１３１へ入力されるリファレンス信号の位相を可変する。
たとえば、ＬＰＦ２１１１ａは、ＬＰＦ１４２ａに比べて帯域が狭く設定されている。これにより、ＰＬＬ１３１の内部のループに比べて、位相制御装置１２１による位相制御のループの時定数を遅くすることができる。
これにより、ＰＬＬ１３１，１３２の内部のループにおいて、過渡応答での周波数および位相のバウンスが収まって安定した状態において、位相制御装置１２１，１２２による位相差信号に基づく位相制御を行うことができる。このため、ＰＬＬ１３１，１３２の時定数内に安定状態になり、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを安定して抑えることができる。
また、たとえば位相制御装置１２１，１２２のスイッチ２１１３ａのオンオフは、図示しない電子回路１００の制御回路により、間欠的に制御される。また、スイッチ２１１３ａは、位相差信号の位相シフタ２１１４ａへの出力がオンからオフに切り替わった場合に、直前のオンのときの位相シフタ２１１４ａへの出力値を維持するラッチ機能を有する。
これにより、ＰＬＬ１３１，１３２の内部のループにおいて、過渡応答での周波数および位相のバウンスが収まって安定した状態において、位相制御装置１２１，１２２による位相差信号に基づく位相制御を行うことができる。このため、ＰＬＬ１３１，１３２の時定数内に安定状態になり、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを安定して抑えることができる。
上述したように、ＬＰＦ２１１１ａ，２１１１ｂを設けることにより、位相制御装置１２１による位相制御のループは、各ＰＬＬの内部のループに比べてゆっくりとしたループ（ループ帯域が比較して非常に狭い）となる。ただし、ＰＬＬが複数である場合（ここではＰＬＬ１３１，１３２の２つ）は、遷移時間は同程度であっても、各ＰＬＬが方向も含めて全く同じ過渡応答をするとは限らない。
これに対して、スイッチ２１１３ａ，２１１３ｂを設けることにより、位相制御装置１２１による位相制御のループが安定してから位相制御装置１２１による位相制御を行うことが可能になる。このため、位相制御装置１２１による位相制御のループが安定する前は、位相制御装置１２１による位相制御のループの変位が各ＰＬＬの出力に現れないようにすることができる。そして、位相制御装置１２１による位相制御のループが安定してから、スイッチ２１１３ａをオン／オフし、各ＰＬＬの内部のループの変位時間内のみ、位相制御装置１２１による位相制御のループの変位（遷移過程）が各ＰＬＬの出力に現れるようにすることができる。このように、位相制御装置１２１による位相制御を、各ＰＬＬの出力への短い時間の変位影響で行うことが可能になる。また、各ＰＬＬについての位相制御を同時に行うことが可能になる。
図２１Ｃは、位相制御装置の構成の変形例１を示す図である。図２１Ｄは、図２１Ｃに示した位相制御装置の構成における信号の流れの一例を示す図である。図２１Ｃ，図２１Ｄにおいて、図２１Ａ，図２１Ｂと同様の構成については同一の符号を付して説明を省略する。図２１Ｃ，図２１Ｄに示すように、位相制御装置１２１，１２２は、それぞれＬＰＦ２１１１ａ，２１１１ｂを省いた構成としてもよい。この場合も、ＰＬＬ１３１，１３２の時定数内に安定状態になり、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを安定して抑えることができる。
図２１Ｅは、位相制御装置の構成の変形例２を示す図である。図２１Ｆは、図２１Ｅに示した位相制御装置の構成における信号の流れの一例を示す図である。図２１Ｅ，図２１Ｆにおいて、図２１Ａ，図２１Ｂと同様の構成については同一の符号を付して説明を省略する。図２１Ｅ，図２１Ｆに示すように、位相制御装置１２１，１２２は、それぞれスイッチ２１１３ａ，２１１３ｂを省いた構成としてもよい。この場合も、ＰＬＬ１３１，１３２の時定数内に安定状態になり、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを安定して抑えることができる。
図２１Ａ〜図２１Ｆに示したように、位相制御装置１２１，１２２による位相差信号に基づく位相の制御ループは、ＰＬＬ１３１，１３２のループの時定数に比べて低速にするか、または間欠動作としてもよい。これにより、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを安定して抑えることができる。
また、たとえば位相制御装置１２１，１２２のスイッチ２１１３ａ，２１１３ｂのオンオフは、同時（たとえばＰＬＬ１３１，１３２の時定数程度以下の同時性）に行われてもよい。これにより、位相制御装置１２１，１２２による位相差信号に基づく位相制御を同時に行うことができるため、ＶＣＯ１４３ａ，１４３ｂの各特性ばらつきによる位相ずれを抑えることができる。
ここでは図１１Ａ，図１１Ｂに示した位相制御装置１２１，１２２の構成について説明したが、各実施の形態の各構成例の位相制御装置１２１〜１２３においても同様である。
（各ＰＬＬの出力位相を合わせた場合のタイミングチャート）
図２２は、各ＰＬＬの出力位相を合わせた場合のタイミングチャートの一例を示す図である。図２２においては、一例として、図２１Ａ，図２１Ｂに示した電子回路１００について説明する。
分周比２２１０は、ＰＬＬ１３１，１３２の分周器１４４ａ，１４４ｂにおける分周比を示している。図２２に示す例では、便宜上、時刻ｔ０にて、分周器１４４ａ，１４４ｂの分周比をＮ（０）からＮ（１）に変化させている。
出力周波数２２２１，２２２２は、それぞれＰＬＬ１３１，１３２の出力信号の周波数を示している。時刻ｔ０において、出力周波数２２２１，２２２２は、ともに周波数ｆ（０）から周波数ｆ（１）に変化する。
出力位相２２３１，２２３２は、それぞれＰＬＬ１３１，１３２の出力信号の位相を示している。時刻ｔ０において、出力位相２２３１は、位相φ（Ａ０）から位相φ（Ａ１）に変化する。また、時刻ｔ０において、出力位相２２３２は、位相φ（Ｂ０）から位相φ（Ｂ１）に変化する。これは、ＰＬＬ１３１，１３２のそれぞれのＶＣＯ１４３ａ，１４３ｂのばらつき（個体差）等による位相差である。
そして、ＰＬＬ１３１，１３２の位相比較器１４１ａ，１４１ｂから出力される各位相差信号は、ＰＬＬ１３１，１３２のそれぞれのＶＣＯ１４３ａ，１４３ｂのばらつき（個体差）等による位相差に応じた情報を含んでいる。位相制御装置１２１，１２２のＬＰＦ２１１１ａ，２１１１ｂには、それぞれＰＬＬ１３１，１３２の位相比較器１４１ａ，１４１ｂからの位相差信号が入力される。そして、ＰＬＬ１３１，１３２の内部ループより遅い時定数で、安定した信号が位相制御装置１２１，１２２の位相シフタ２１１４ａ，２１１４ｂへ入力される。
スイッチ状態２２４０は、位相制御装置１２１，１２２のスイッチ２１１３ａ，２１１３ｂのオン／オフの状態を示している。位相シフタ設定値２２５１，２２５２は、それぞれ位相制御装置１２１，１２２においてスイッチ２１１３ａ，２１１３ｂから位相シフタ２１１４ａ，２１１４ｂへ入力される設定値を示している。位相シフタ設定値２２５１，２２５２は、それぞれ出力位相２２３１，２２３２に応じた値となる。位相情報２２６１，２２６２は、それぞれ位相制御装置１２１，１２２のＬＰＦ２１１１ａ，２１１１ｂから出力される位相差信号を示している。位相情報２２６１，２２６２は、それぞれ出力位相２２３１，２２３２に応じた値となる。
時刻ｔ１にて、位相制御装置１２１，１２２のスイッチ２１１３ａ，２１１３ｂが同時にオンとなるように制御される。位相比較器１４１ａ，１４１ｂからの各位相差信号は、それぞれレベル変換回路２１１２ａ，２１１２ｂによってレベル調整された後に、位相シフタ２１１４ａ，２１１４ｂの制御端子に入力され、位相制御装置１２１，１２２の設定値が変化する。
その後に、位相制御装置１２１，１２２のスイッチ２１１３ａ，２１１３ｂはすぐに（ＰＬＬ１３１，１３２の間の位相を合わせる機能のループの時定数より十分早く）オフになるように制御される。このとき、スイッチ２１１３ａ，２１１３ｂは、オフになった後も、位相シフタ２１１４ａ，２１１４ｂへ入力する設定値を保つ。その後に、ＰＬＬ１３１，１３２の内部ループの時定数後に、ＰＬＬ１３１，１３２は、ともに、出力周波数ｆ（１）、出力位相φ（１）にて、安定して動作する状態となる。
（電子回路を適用した送受信装置の構成）
図２３Ａは、電子回路を適用した送受信装置の構成の一例を示す図である。図２３Ｂは、図２３Ａに示した送受信装置の構成における信号の流れの一例を示す図である。図２３Ａ，図２３Ｂにおいては、一例として、図１２Ａ，図１２Ｂに示した電子回路１００と、図１５Ａ，図１５Ｂに示した電子回路１００と、を適用した送受信装置２３００について説明する。
送受信装置２３００は、リファレンス信号発振器１１０と、受信器２３１０，２３２０と、送信器２３３０，２３４０と、を備える。リファレンス信号発振器１１０は、発振したリファレンス信号を分岐して受信器２３１０，２３２０および送信器２３３０，２３４０へ分配する。
受信器２３１０は、アンテナ２３１１と、増幅器２２１と、ミキサ２３１と、位相制御装置１２１ａと、ＰＬＬ１３１ａと、を備える。アンテナ２３１１は、他の通信装置によって無線送信された信号を受信して増幅器２２１へ出力する。増幅器２２１は、アンテナ２３１１から出力された信号を増幅してミキサ２３１へ出力する。位相制御装置１２１ａは、たとえば図１２Ａ，図１２Ｂに示した位相制御装置１２１である。ＰＬＬ１３１ａは、たとえば図１２Ａ，図１２Ｂに示したＰＬＬ１３１である。
受信器２３２０は、アンテナ２３１２と、増幅器２２２と、ミキサ２３２と、位相制御装置１２２ａと、ＰＬＬ１３２ａと、を備える。アンテナ２３１２は、他の通信装置によって無線送信された信号を受信して増幅器２２２へ出力する。増幅器２２２は、アンテナ２３１２から出力された信号を増幅してミキサ２３２へ出力する。位相制御装置１２２ａは、たとえば図１２Ａ，図１２Ｂに示した位相制御装置１２２である。ＰＬＬ１３２ａは、たとえば図１２Ａ，図１２Ｂに示したＰＬＬ１３２である。
送信器２３３０は、位相制御装置１２１ｂと、ＰＬＬ１３１ｂと、変調器２３４１と、増幅器２３５１と、アンテナ２３６１と、を備える。変調器２３４１は、ＰＬＬ１３１ｂの出力信号を変調して増幅器２３５１へ出力する。増幅器２３５１は、変調器２３４１から出力された信号を増幅してアンテナ２３６１へ出力する。アンテナ２３６１は、増幅器２３５１から出力された信号を無線送信する。
送信器２３４０は、位相制御装置１２２ｂと、ＰＬＬ１３２ｂと、変調器２３４２と、増幅器２３５２と、アンテナ２３６２と、を備える。変調器２３４２は、ＰＬＬ１３２ｂの出力信号を変調して増幅器２３５２へ出力する。増幅器２３５２は、変調器２３４２から出力された信号を増幅してアンテナ２３６２へ出力する。アンテナ２３６２は、増幅器２３５２から出力された信号を無線送信する。
また、図１２Ａ，図１２Ｂに示した電子回路１００と、図１５Ａ，図１５Ｂに示した電子回路１００と、を適用した送受信装置２３００について説明したが、送受信装置２３００には、各実施の形態の各構成例を適用することができる。
図２３Ｃは、電子回路を適用した送受信装置の構成の変形例を示す図である。図２３Ｄは、図２３Ｃに示した送受信装置の構成における信号の流れの一例を示す図である。図２３Ｃ，図２３Ｄにおいて、図２３Ａ，図２３Ｂと同様の構成については同一の符号を付して説明を省略する。図２３Ｃ，図２３Ｄに示す送受信装置２３００は、図２３Ｃ，図２３Ｄに示した構成において、位相制御装置１２１ｂとＰＬＬ１３１ｂの位置を入れ替え、位相制御装置１２２ｂとＰＬＬ１３２ｂの位置を入れ替えた構成である。
ＰＬＬ１３１ｂ，１３２ｂは、たとえば図５Ａ，図５Ｂに示したＰＬＬ１３１，１３２である。位相制御装置１２１ｂ，１２２ｂは、たとえば図５Ａ，図５Ｂに示した位相制御装置１２１，１２２である。
ここでは２つの受信器（受信器２３１０，２３２０）および２つの送信器（２３３０，２３４０）を備える送受信装置２３００について説明したが、送受信装置２３００は、３つ以上の受信器や３つ以上の送信器を備えていてもよい。リファレンス信号発振器１１０は、発振したリファレンス信号を各受信器および送信器へ分配する。
（送受信装置以外の適用例）
電子回路１００を信号の送受信装置２３００に適用する場合について説明したが、電子回路１００は、電波を対象物に向けて発射し、発射した電波の反射波を測定することにより、対象物までの距離や方向を測定するレーダ等に適用することもできる。また、電子回路１００は、電気通信や光通信などの有線通信において複数のトランシーバを用いる場合に、各トランシーバにＰＬＬを設ける構成にも適用することができる。
以上説明したように、電子回路および制御方法によれば、複数の位相同期回路の各発振器の特性ばらつきによる位相ずれを抑えることができる。
一例として、近年、電磁波を用いる機器において、ビームをステアする機能やＭＩＭＯ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅ Ｏｕｔｐｕｔ：多元入力多元出力）等を実現するために、複数の送信器または受信器を用いることが求められている。送受信器の数が多くなると、それを実現する回路チップを複数に分けた方がよい場合がある。
たとえば、送信周波数が高くなると伝送線路の損失が多くなることから、送受信器を構成するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）からアンテナまでの間の伝送線路を短くするために、回路を分け複数のチップで送受信器を構成することが考えられる。
複数の送受信器を複数のチップで構成する場合に、複数のチップ（たとえば図２３Ａ，図２３Ｂに示した受信器２３１０，２３２０および送信器２３３０，２３４０）の間の同期をとるための信号を要する。たとえば１つのチップで構成する場合は、同期をとるローカル信号は、チップ内の伝送線路損失が小さければ送信信号と同様の高周波信号であってもよい。しかし、複数のチップで構成する場合は、ローカル信号を高周波帯で伝送してしまうと損失が多くなってしまうため、別途、高周波増幅器を要する。
そこで、ＰＬＬをそれぞれの送受信器に配置させ、そのリファレンス信号を複数の送受信器に分配し同期信号として用いる（たとえば図２３Ａ，図２３Ｂ参照）。これにより、ローカル信号の分配による高周波の損失は抑えることができる。しかし、チップ回路に製造でのばらつきや温度勾配等で温度特性等にばらつきが発生する場合に、ある時刻にて、各ＰＬＬ内のＶＣＯの出力位相が揃っていない状態で、同期されるという問題がある。
このため、たとえば、複数の送信器によって信号を送信する場合に、送信ビームが正常でない状態で合成させてしまう。また、たとえば、複数の受信器によって信号を受信する場合に、ミキサのローカル信号の位相が揃っていないことになり、複数の受信信号の合成に不確定な要素が入ってしまう。
（ＶＣＯ特性による位相ずれ）
図２４は、ＶＣＯ特性による位相ずれの一例を示す図である。図２４においては、２つのＰＬＬにリファレンス信号を分配する構成について説明する。図２４に示すＶＣＯ特性２４１１，２４１２は、２つのＰＬＬ内の各ＶＣＯにおける、コントロール電圧に対する発振周波数の特性を示している。２つのＰＬＬ内の各ＶＣＯのばらつきにより、ＶＣＯ特性２４１１，２４１２は互いにずれている。このため、２つのＰＬＬが安定状態になると、２つのＰＬＬ内の各ＶＣＯのコントロール電圧にずれが生じる。
ＰＤ特性２４２１，２４２２は、２つのＰＬＬ内の各位相比較器における、入力された各信号の位相差に対する出力電位の特性を示している。図２４に示す例では、ＰＤ特性２４２１，２４２２は一致している。しかし、２つのＰＬＬ内の各ＶＣＯのコントロール電圧、すなわち２つのＰＬＬ内の各位相比較器の出力電位にずれが生じているため、２つのＰＬＬ内の各位相比較器における位相差にずれが生じる。このため、２つのＰＬＬの出力信号の位相がずれる。
これに対して、電子回路１００によれば、各ＰＬＬの位相差信号を用いて、各ＰＬＬのリファレンス信号や出力信号等の位相を制御することにより、各ＰＬＬのＶＣＯの特性ずれに起因する各ＰＬＬの出力信号等の位相ずれ等を抑えることができる。
上述した各実施の形態に関し、さらに以下の付記を開示する。
（付記１）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号に基づいて、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号の相対的な位相を制御する制御部と、
を備えることを特徴とする電子回路。
（付記２）前記制御部は、前記各信号の間の位相差が小さくなるように、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号のうちの少なくともいずれかの位相を制御することを特徴とする付記１に記載の電子回路。
（付記３）前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記第１発振器から前記位相同期回路へ入力される基準信号の位相を制御することを特徴とする付記１に記載の電子回路。
（付記４）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサと、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号に基づいて、前記複数のミキサから出力される各対象信号の相対的な位相を制御する制御部と、
を備えることを特徴とする電子回路。
（付記５）前記制御部は、前記各信号の間の位相差が小さくなるように、前記複数のミキサから出力される各対象信号のうちの少なくともいずれかの位相を制御することを特徴とする付記４に記載の電子回路。
（付記６）前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記位相同期回路に対応するミキサから出力される対象信号の位相を制御することを特徴とする付記４に記載の電子回路。
（付記７）前記複数のミキサから出力される各対象信号をアナログ信号からデジタル信号に変換する複数のデジタル変換器を備え、
前記制御部は、前記複数のミキサから出力され、前記複数のデジタル変換器によってデジタル信号に変換された各対象信号の相対的な位相を制御することを特徴とする付記４〜６のいずれか一つに記載の電子回路。
（付記８）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号に基づいて、前記複数の位相同期回路から出力される各出力信号の相対的な位相を制御する制御部と、
を備えることを特徴とする電子回路。
（付記９）前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサを備え、
前記制御部は、前記複数の位相同期回路からそれぞれ前記複数のミキサへ入力される各出力信号の相対的な位相を制御することを特徴とする付記８に記載の電子回路。
（付記１０）前記制御部は、前記各信号の間の位相差が小さくなるように、前記複数の位相同期回路からそれぞれ前記複数のミキサへ入力される各出力信号のうちの少なくともいずれかの位相を制御することを特徴とする付記９に記載の電子回路。
（付記１１）前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記位相同期回路から前記ミキサへ入力される出力信号の位相を制御することを特徴とする付記９に記載の電子回路。
（付記１２）前記制御部によって相対的な位相が制御された各出力信号を、前記各出力信号に基づく信号を送信する送信部へ出力することを特徴とする付記８に記載の電子回路。
（付記１３）前記制御部は、前記各信号の間の位相差が小さくなるように、前記複数の位相同期回路からそれぞれ前記送信部へ入力される各出力信号のうちの少なくともいずれかの位相を制御することを特徴とする付記１２に記載の電子回路。
（付記１４）前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記位相同期回路から前記送信部へ出力される出力信号の位相を制御することを特徴とする付記１２に記載の電子回路。
（付記１５）前記制御部は、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号と、所定の位相差に応じた信号と、に基づいて、前記複数の位相同期回路から出力される各出力信号の位相差を前記所定の位相差に制御することを特徴とする付記１２〜１４のいずれか一つに記載の電子回路。
（付記１６）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号に基づいて、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号の相対的な位相を制御する制御部と、
を備えることを特徴とする電子回路。
（付記１７）前記制御部は、前記各信号の間の位相差が小さくなるように、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号のうちの少なくともいずれかの位相を制御することを特徴とする付記１６に記載の電子回路。
（付記１８）前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記第２発振器から前記位相比較器へ入力される出力信号の位相を制御することを特徴とする付記１６に記載の電子回路。
（付記１９）前記複数の位相同期回路のそれぞれは、前記第２発振器によって発振された出力信号を分周して前記位相比較器へ入力する分周器を含み、
前記制御部は、前記複数の位相同期回路のそれぞれにおいて前記分周器から前記位相比較器へ入力される各出力信号、または前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記分周器へ入力される各出力信号の相対的な位相を制御することを特徴とする付記１６〜１８のいずれか一つに記載の電子回路。
（付記２０）前記複数の位相同期回路のそれぞれは、前記位相比較器から出力された前記位相差に応じた信号のうちの所定の周波数成分のみを前記第２発振器へ通過させるローパスフィルタを含み、
前記制御部は、前記複数の位相同期回路のそれぞれの前記位相比較器から前記ローパスフィルタへ入力される信号、または前記複数の位相同期回路のそれぞれの前記ローパスフィルタから前記第２発振器へ入力される信号に基づいて前記相対的な位相を制御することを特徴とする付記１〜１９のいずれか一つに記載の電子回路。
（付記２１）前記制御部は、前記複数の位相同期回路のループより遅い時定数により、前記各信号に基づく前記相対的な位相の制御を行うことを特徴とする付記１〜２０のいずれか一つに記載の電子回路。
（付記２２）前記制御部は、前記各信号に基づく前記相対的な位相の制御を間欠的に行うことを特徴とする付記１〜２１のいずれか一つに記載の電子回路。
（付記２３）前記制御部は、同時に、または前記複数の位相同期回路のループの時定数以下の時間差によって複数の信号の位相を制御することにより前記相対的な位相を制御することを特徴とする付記１〜２２のいずれか一つに記載の電子回路。
（付記２４）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
を備える電子回路における制御方法であって、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
取得した各信号に基づいて、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号の相対的な位相を制御する、
ことを特徴とする制御方法。
（付記２５）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサと、
を備える電子回路における制御方法であって、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
取得した各信号に基づいて、前記複数のミキサから出力される各対象信号の相対的な位相を制御する、
ことを特徴とする制御方法。
（付記２６）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
を備える電子回路における制御方法であって、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
取得した各信号に基づいて、前記複数の位相同期回路から出力される各出力信号の相対的な位相を制御する、
ことを特徴とする制御方法。
（付記２７）基準信号を発振する第１発振器と、
入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
を備える電子回路における制御方法であって、
前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
取得した各信号に基づいて、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号の相対的な位相を制御する、
ことを特徴とする制御方法。
１００ 電子回路
１１０ リファレンス信号発振器
１２１〜１２３，１２１ａ，１２１ｂ，１２２ａ，１２２ｂ 位相制御装置
１３１〜１３３，１３１ａ，１３１ｂ，１３２ａ，１３２ｂ ＰＬＬ
１４１ａ〜１４１ｃ，１６０ 位相比較器
１４２ａ〜１４２ｃ，２１１１ａ，２１１１ｂ ＬＰＦ
１４３ａ〜１４３ｃ ＶＣＯ
１４４ａ〜１４４ｃ，８１１ａ，８１１ｂ 分周器
１５１〜１５３ 出力部
２１１，２１２，６１１，６１２ 入力部
２２１，２２２，５１１，５１２，２３５１，２３５２ 増幅器
２３１，２３２ ミキサ
３１１，３１２ ＡＤＣ
６２１，６２２ 加算部
２１１２ａ，２１１２ｂ レベル変換回路
２１１３ａ，２１１３ｂ スイッチ
２１１４ａ，２１１４ｂ 位相シフタ
２２１０ 分周比
２２２１，２２２２ 出力周波数
２２３１，２２３２ 出力位相
２２４０ スイッチ状態
２２５１，２２５２ 位相シフタ設定値
２２６１，２２６２ 位相情報
２３００ 送受信装置
２３１０，２３２０ 受信器
２３１１，２３１２，２３６１，２３６２ アンテナ
２３３０，２３４０ 送信器
２３４１，２３４２ 変調器
２４１１，２４１２ ＶＣＯ特性
２４２１，２４２２ ＰＤ特性

Claims (13)

  1. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号のうちの少なくともいずれかの位相の制御を行う制御部と、
    を備えることを特徴とする電子回路。
  2. 前記制御部は、前記複数の位相同期回路のそれぞれについて、前記位相同期回路において前記位相比較器から前記第２発振器へ入力される信号に基づいて、前記第１発振器から前記位相同期回路へ入力される基準信号の位相を制御することを特徴とする請求項１に記載の電子回路。
  3. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサと、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号に基づいて、前記複数のミキサから出力される各対象信号の相対的な位相を制御する制御部と、
    を備えることを特徴とする電子回路。
  4. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記複数の位相同期回路から出力される各出力信号のうちの少なくともいずれかの位相の制御を行う制御部と、
    を備えることを特徴とする電子回路。
  5. 前記制御部によって相対的な位相が制御された各出力信号を、前記各出力信号に基づく信号を送信する送信部へ出力することを特徴とする請求項４に記載の電子回路。
  6. 前記制御部は、前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号と、所定の位相差に応じた信号と、に基づいて、前記複数の位相同期回路から出力される各出力信号の位相差を前記所定の位相差に制御することを特徴とする請求項５に記載の電子回路。
  7. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号のうちの少なくともいずれかの位相の制御を行う制御部と、
    を備えることを特徴とする電子回路。
  8. 前記制御部は、前記複数の位相同期回路のループより遅い時定数により、前記位相の制御を行うことを特徴とする請求項１〜７のいずれか一つに記載の電子回路。
  9. 前記制御部は、前記位相の制御を間欠的に行うことを特徴とする請求項１〜８のいずれか一つに記載の電子回路。
  10. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    を備える電子回路における制御方法であって、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
    取得した各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記第１発振器から前記複数の位相同期回路へ入力される各基準信号のうちの少なくともいずれかの位相の制御を行う、
    ことを特徴とする制御方法。
  11. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    前記複数の位相同期回路のそれぞれに対応する複数のミキサであって、それぞれ対応する前記位相同期回路の前記出力信号を対象信号に乗じる複数のミキサと、
    を備える電子回路における制御方法であって、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
    取得した各信号に基づいて、前記複数のミキサから出力される各対象信号の相対的な位相を制御する、
    ことを特徴とする制御方法。
  12. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    を備える電子回路における制御方法であって、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
    取得した各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記複数の位相同期回路から出力される各出力信号のうちの少なくともいずれかの位相の制御を行う、
    ことを特徴とする制御方法。
  13. 基準信号を発振する第１発振器と、
    入力に応じた周波数の出力信号を発振する第２発振器と、前記第２発振器によって発振された出力信号および前記第１発振器によって発振された基準信号の間の位相差に応じた信号を前記第２発振器へ入力する位相比較器と、をそれぞれ含む複数の位相同期回路と、
    を備える電子回路における制御方法であって、
    前記複数の位相同期回路のそれぞれにおいて前記位相比較器から前記第２発振器へ入力される各信号を取得し、
    取得した各信号の間の位相差を検出し、検出した位相差が小さくなるように、前記複数の位相同期回路のそれぞれにおいて前記第２発振器から前記位相比較器へ入力される各出力信号のうちの少なくともいずれかの位相の制御を行う、
    ことを特徴とする制御方法。
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