JPH04290307A - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JPH04290307A JPH04290307A JP3080709A JP8070991A JPH04290307A JP H04290307 A JPH04290307 A JP H04290307A JP 3080709 A JP3080709 A JP 3080709A JP 8070991 A JP8070991 A JP 8070991A JP H04290307 A JPH04290307 A JP H04290307A
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- phase
- reference signal
- circuit
- oscillation circuit
- locked loop
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- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000001934 delay Effects 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 238000003708 edge detection Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、クロック供給装置など
に用いられる位相同期発振回路に関する。
に用いられる位相同期発振回路に関する。
【０００２】図５は二重化されたクロック供給装置を有
するデータ伝送系の概略ブロック図である。この図５に
示すデータ伝送系は、データ伝送路でつながれた上位局
３および下位局４をそなえて構成されているが、下位局
４は例えば二重化されたクロック供給装置５，６（この
クロック供給装置のうち符号６で示すものが予備用クロ
ック供給装置として構成される）をそなえている。
するデータ伝送系の概略ブロック図である。この図５に
示すデータ伝送系は、データ伝送路でつながれた上位局
３および下位局４をそなえて構成されているが、下位局
４は例えば二重化されたクロック供給装置５，６（この
クロック供給装置のうち符号６で示すものが予備用クロ
ック供給装置として構成される）をそなえている。
【０００３】なお、これらのクロック供給装置５，６と
して、位相同期発振回路（ＰＬＬ回路）が使用される。
して、位相同期発振回路（ＰＬＬ回路）が使用される。
【０００４】このようなデータ伝送系において、例えば
下位局４から上位局３へデータを伝送する場合は、現用
クロック供給装置５からのクロック信号φ１、φ２ を
用いてデータ伝送タイミングが制御される一方、予備用
クロック供給装置６は、現用クロック供給装置５に障害
が起こった場合、クロック供給装置５の代わりとして、
クロック信号φ１ ′，φ２ ′を供給するようになっ
ている。
下位局４から上位局３へデータを伝送する場合は、現用
クロック供給装置５からのクロック信号φ１、φ２ を
用いてデータ伝送タイミングが制御される一方、予備用
クロック供給装置６は、現用クロック供給装置５に障害
が起こった場合、クロック供給装置５の代わりとして、
クロック信号φ１ ′，φ２ ′を供給するようになっ
ている。
【０００５】
【従来の技術】図４はクロック供給装置に使用される従
来の位相同期発振回路のブロック図であるが、この図４
に示す位相同期発振回路１は、位相比較器１−１、ルー
プフィルタとしての低域フィルタ１−２、増幅器１−３
、電圧制御発振器（ＶＣＯ ）１−４、およびｎ分周
器１−５をそなえて構成されている。
来の位相同期発振回路のブロック図であるが、この図４
に示す位相同期発振回路１は、位相比較器１−１、ルー
プフィルタとしての低域フィルタ１−２、増幅器１−３
、電圧制御発振器（ＶＣＯ ）１−４、およびｎ分周
器１−５をそなえて構成されている。
【０００６】ここで、位相比較器１−１は、２つの信号
（基準信号および電圧制御発振器分周出力）の位相差を
検出する誤差検出器として働く乗算器であり、低域フィ
ルタ１−２は、位相比較器１−１の出力に含まれる高周
波成分を取り除くとともに、保持機能も有するものであ
る。
（基準信号および電圧制御発振器分周出力）の位相差を
検出する誤差検出器として働く乗算器であり、低域フィ
ルタ１−２は、位相比較器１−１の出力に含まれる高周
波成分を取り除くとともに、保持機能も有するものであ
る。
【０００７】増幅器１−３は、低域フィルタ１−２から
の信号を増幅するもので、電圧制御発振器１−４は、増
幅器１−３からの制御電圧によって発振周波数を可変に
しうる周波数変調器として機能するものである。
の信号を増幅するもので、電圧制御発振器１−４は、増
幅器１−３からの制御電圧によって発振周波数を可変に
しうる周波数変調器として機能するものである。
【０００８】ｎ分周器１−５は、電圧制御発振器１−４
からの発振周波数を１／ｎ（ｎは２以上の整数）倍にし
て出力し、位相比較器１−１にフィードバックするもの
である。
からの発振周波数を１／ｎ（ｎは２以上の整数）倍にし
て出力し、位相比較器１−１にフィードバックするもの
である。
【０００９】このような構成により、基準信号がこの位
相同期発振回路へ入力されると、この基準信号に追従し
てｎ倍の周波数のクロックを安定して出力する。
相同期発振回路へ入力されると、この基準信号に追従し
てｎ倍の周波数のクロックを安定して出力する。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の位相同期発振回路では、この回路から出力さ
れる信号の位相は、入力信号（基準信号）に対して決ま
っており、入力と出力との位相を自由に変えることは困
難であった。
うな従来の位相同期発振回路では、この回路から出力さ
れる信号の位相は、入力信号（基準信号）に対して決ま
っており、入力と出力との位相を自由に変えることは困
難であった。
【００１１】ところで、クロック供給装置が予備用と現
用というふうに二重化されたものにおいて、同じタイプ
のクロック供給装置を使用したとしても、個々のクロッ
ク供給装置に製造上のバラツキがあるため、クロック供
給装置を現用から予備用に切り替えた場合に、同じ基準
信号を入力したとしても、相対的な位相が異なってしま
い、これにより伝送タイミングが狂い、データエラーを
発生するおそれがある。
用というふうに二重化されたものにおいて、同じタイプ
のクロック供給装置を使用したとしても、個々のクロッ
ク供給装置に製造上のバラツキがあるため、クロック供
給装置を現用から予備用に切り替えた場合に、同じ基準
信号を入力したとしても、相対的な位相が異なってしま
い、これにより伝送タイミングが狂い、データエラーを
発生するおそれがある。
【００１２】また、クロック供給装置へ入力される基準
信号が異なる信号源から供給される場合も、同様の課題
がある。
信号が異なる信号源から供給される場合も、同様の課題
がある。
【００１３】本発明は、このような課題に鑑み創案され
たもので、基準信号に対する位相を任意に調整すること
ができるようにした、位相同期発振回路を提供すること
を目的とする。
たもので、基準信号に対する位相を任意に調整すること
ができるようにした、位相同期発振回路を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１は位相同期発振回路で
あり、この位相同期発振回路１は、位相比較器１−１、
ループフィルタ１−２、電圧制御発振器１−４を有し、
基準信号に追従したクロックを安定して出力するもので
ある。
ック図で、この図１において、１は位相同期発振回路で
あり、この位相同期発振回路１は、位相比較器１−１、
ループフィルタ１−２、電圧制御発振器１−４を有し、
基準信号に追従したクロックを安定して出力するもので
ある。
【００１５】２は遅延回路であり、この遅延回路２は、
位相同期発振回路１の位相比較器１−１へ入力される基
準信号を所定量だけ遅延させるものである。
位相同期発振回路１の位相比較器１−１へ入力される基
準信号を所定量だけ遅延させるものである。
【００１６】
【作用】上述の本発明の位相同期発振回路では、基準信
号に対する位相同期発振回路１の出力を任意の位相で出
力することができる。すなわち、遅延回路２によって、
基準信号を所定量だけ遅延させて、その信号を位相同期
発振回路１の位相比較器１−１に入力すると、位相同期
発振回路１では入力に対して決まった位相で出力される
ため、基準信号を直接入力したときに比べて所定量遅れ
て信号が出力される。
号に対する位相同期発振回路１の出力を任意の位相で出
力することができる。すなわち、遅延回路２によって、
基準信号を所定量だけ遅延させて、その信号を位相同期
発振回路１の位相比較器１−１に入力すると、位相同期
発振回路１では入力に対して決まった位相で出力される
ため、基準信号を直接入力したときに比べて所定量遅れ
て信号が出力される。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１８】図２は本発明の一実施例を示すブロック図
で、この図２において、１は位相同期発振回路であり、
この位相同期発振回路１は、位相比較器１−１、低域フ
ィルタ（ループフィルタ）１−２、増幅器１−３、電圧
制御発振器（ＶＣＯ）１−４、ｎ分周器１−５をそなえ
て構成されているが、これらの位相比較器１−１、低域
フィルタ（ループフィルタ）１−２、増幅器１−３、電
圧制御発振器（ＶＣＯ）１−４、ｎ分周器１−５につい
ては、従来例のものと同じであるので、その詳細は省略
する。
で、この図２において、１は位相同期発振回路であり、
この位相同期発振回路１は、位相比較器１−１、低域フ
ィルタ（ループフィルタ）１−２、増幅器１−３、電圧
制御発振器（ＶＣＯ）１−４、ｎ分周器１−５をそなえ
て構成されているが、これらの位相比較器１−１、低域
フィルタ（ループフィルタ）１−２、増幅器１−３、電
圧制御発振器（ＶＣＯ）１−４、ｎ分周器１−５につい
ては、従来例のものと同じであるので、その詳細は省略
する。
【００１９】また、２は遅延回路で、この遅延回路２は
、エッジ検出回路２−１、モノステーブルマルチバイブ
レータ２−２およびフリップフロップ（ＦＦ）２−３を
そなえて構成されている。
、エッジ検出回路２−１、モノステーブルマルチバイブ
レータ２−２およびフリップフロップ（ＦＦ）２−３を
そなえて構成されている。
【００２０】ここで、エッジ検出回路２−１は、図３（
ａ）に示すような基準信号の立上がりおよび立下がりを
検出してその旨のパルス出力〔図３（ｂ）参照〕を出す
ものである。
ａ）に示すような基準信号の立上がりおよび立下がりを
検出してその旨のパルス出力〔図３（ｂ）参照〕を出す
ものである。
【００２１】モノステーブルマルチバイブレータ２−２
は、エッジ検出回路２−１からのトリガパルスで起動さ
れ、可変抵抗Ｒ、コンデンサＣによって決まる時定数Ｃ
Ｒで規定される幅の方形波〔図３（ｃ）参照〕を発生す
るものである。
は、エッジ検出回路２−１からのトリガパルスで起動さ
れ、可変抵抗Ｒ、コンデンサＣによって決まる時定数Ｃ
Ｒで規定される幅の方形波〔図３（ｃ）参照〕を発生す
るものである。
【００２２】フリップフロップ２−３は、図３（ｄ）に
示すように、モノステーブルマルチバイブレータ２−２
の出力により基準信号を打ち直す働きをするものである
。
示すように、モノステーブルマルチバイブレータ２−２
の出力により基準信号を打ち直す働きをするものである
。
【００２３】上述の構成により、例えば前述した図５に
示すデータ伝送系において、現用のクロック供給装置５
に障害が発生して、予備用のクロック供給装置６に切り
替える場合を考えると、前記したように同じ基準信号を
入力したとしても、相対的な位相が異なるため、入力さ
れる基準信号の位相を調整する必要がある。
示すデータ伝送系において、現用のクロック供給装置５
に障害が発生して、予備用のクロック供給装置６に切り
替える場合を考えると、前記したように同じ基準信号を
入力したとしても、相対的な位相が異なるため、入力さ
れる基準信号の位相を調整する必要がある。
【００２４】そこで、本装置により入力される基準信号
位相を調整するのである。すなわち、基準信号は、まず
遅延回路２へ入力されるが、この遅延回路２のエッジ検
出回路２−１において、基準信号〔図３（ａ）参照〕の
立ち上がりおよび立ち下がりで、図３（ｂ）に示すよう
なパルスを生成し、それをモノステーブルマルチバイブ
レータ２−２に入力する。そして、このモノステーブル
マルチバイブレータ２−２は、エッジ検出回路２−１か
らのトリガパルス〔図３（ｂ）参照〕により初期化され
、即ちハイレベル（Ｈレベル）からローレベル（Ｌレベ
ル）になり、抵抗ＲとコンデンサＣによって定められた
時間（ｔｄ）後、ＬレベルからＨレベルに変化する。
位相を調整するのである。すなわち、基準信号は、まず
遅延回路２へ入力されるが、この遅延回路２のエッジ検
出回路２−１において、基準信号〔図３（ａ）参照〕の
立ち上がりおよび立ち下がりで、図３（ｂ）に示すよう
なパルスを生成し、それをモノステーブルマルチバイブ
レータ２−２に入力する。そして、このモノステーブル
マルチバイブレータ２−２は、エッジ検出回路２−１か
らのトリガパルス〔図３（ｂ）参照〕により初期化され
、即ちハイレベル（Ｈレベル）からローレベル（Ｌレベ
ル）になり、抵抗ＲとコンデンサＣによって定められた
時間（ｔｄ）後、ＬレベルからＨレベルに変化する。
【００２５】一方、フリップフロップ２−３はモノステ
ーブルマルチバイブレータ２−２の出力〔図３（ｃ）参
照〕により、基準信号〔図３（ａ）参照〕を打ち直し、
位相同期発振回路１に入力する。
ーブルマルチバイブレータ２−２の出力〔図３（ｃ）参
照〕により、基準信号〔図３（ａ）参照〕を打ち直し、
位相同期発振回路１に入力する。
【００２６】これにより、位相同期発振回路１は所要量
ｔｄだけ遅延した基準信号に同期した信号〔図３（ｅ）
参照〕を出力するようになる。
ｔｄだけ遅延した基準信号に同期した信号〔図３（ｅ）
参照〕を出力するようになる。
【００２７】このようにすることにより位相調整後の基
準信号〔図３（ｄ）参照〕と、位相同期発振回路出力〔
図３（ｅ）参照〕との位相関係〔図３（ｄ）参照〕を常
に一定にすることができる。
準信号〔図３（ｄ）参照〕と、位相同期発振回路出力〔
図３（ｅ）参照〕との位相関係〔図３（ｄ）参照〕を常
に一定にすることができる。
【００２８】また、抵抗Ｒに可変抵抗を用いて、遅延量
ｔｄを可変としているので、可変幅を出力の１ｂｉｔ以
上とすることにより、基準信号に対して任意の位相で位
相同期発振回路の出力を得ることができるのである。
ｔｄを可変としているので、可変幅を出力の１ｂｉｔ以
上とすることにより、基準信号に対して任意の位相で位
相同期発振回路の出力を得ることができるのである。
【００２９】なお、クロック供給装置へ入力される基準
信号が異なる信号源から供給される場合も、同様にして
本発明を適用できる。
信号が異なる信号源から供給される場合も、同様にして
本発明を適用できる。
【００３０】
【発明の効果】以上詳述したように、本発明の位相同期
発振回路によれば、位相比較器へ入力される基準信号を
遅延させる遅延回路が設けられることにより、基準信号
に対して任意の位相で位相同期発振回路の出力を得られ
る利点がある。
発振回路によれば、位相比較器へ入力される基準信号を
遅延させる遅延回路が設けられることにより、基準信号
に対して任意の位相で位相同期発振回路の出力を得られ
る利点がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】本発明の一実施例におけるタイムチャートを示
す図である。
す図である。
【図４】従来の位相同期発振回路のブロック図である。
【図５】二重化されたクロック供給装置を有するデータ
伝送系の概略ブロック図である。
伝送系の概略ブロック図である。
１ 位相同期発振回路
１−１ 位相比較器
１−２ 低域フィルタ（ループフィルタ）１−３
増幅器 １−４ 電圧制御発振器 １−５ ｎ分周器 ２ 遅延回路 ２−１ エッジ検出回路 ２−２ モノステーブルマルチバイブレータ２−３
フリップフロップ ３ 上位局 ４ 下位局 ５ 現用クロック供給装置 ６ 予備用クロック供給装置
増幅器 １−４ 電圧制御発振器 １−５ ｎ分周器 ２ 遅延回路 ２−１ エッジ検出回路 ２−２ モノステーブルマルチバイブレータ２−３
フリップフロップ ３ 上位局 ４ 下位局 ５ 現用クロック供給装置 ６ 予備用クロック供給装置
Claims (1)
- 【請求項１】位相比較器（１−１），電圧制御発振器（
１−４），ループフィルタ（１−２）を有する位相同期
発振回路（１）において、該位相比較器（１−１）へ入
力される基準信号を遅延させる遅延回路（２）が設けら
れたことを特徴とする、位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080709A JPH04290307A (ja) | 1991-03-19 | 1991-03-19 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080709A JPH04290307A (ja) | 1991-03-19 | 1991-03-19 | 位相同期発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290307A true JPH04290307A (ja) | 1992-10-14 |
Family
ID=13725864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080709A Pending JPH04290307A (ja) | 1991-03-19 | 1991-03-19 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290307A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012471A (ja) * | 2003-06-18 | 2005-01-13 | Fujitsu Access Ltd | Ｐｌｏ回路 |
| JP2008301410A (ja) * | 2007-06-04 | 2008-12-11 | Nec Corp | 発振回路 |
| US9246498B2 (en) | 2013-08-28 | 2016-01-26 | Fujitsu Limited | Electronic circuit and control method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967730A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | Ｐｌｌ回路 |
| JPS63217720A (ja) * | 1987-03-06 | 1988-09-09 | Hitachi Ltd | 位相同期回路 |
| JPH02172071A (ja) * | 1988-12-23 | 1990-07-03 | Hitachi Ltd | 位相同期回路 |
-
1991
- 1991-03-19 JP JP3080709A patent/JPH04290307A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967730A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | Ｐｌｌ回路 |
| JPS63217720A (ja) * | 1987-03-06 | 1988-09-09 | Hitachi Ltd | 位相同期回路 |
| JPH02172071A (ja) * | 1988-12-23 | 1990-07-03 | Hitachi Ltd | 位相同期回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012471A (ja) * | 2003-06-18 | 2005-01-13 | Fujitsu Access Ltd | Ｐｌｏ回路 |
| JP2008301410A (ja) * | 2007-06-04 | 2008-12-11 | Nec Corp | 発振回路 |
| US9246498B2 (en) | 2013-08-28 | 2016-01-26 | Fujitsu Limited | Electronic circuit and control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |