JPH07193497A - ホールドオーバモードを持つ位相ロックループ回路のための方法及び装置 - Google Patents

ホールドオーバモードを持つ位相ロックループ回路のための方法及び装置

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JPH07193497A
JPH07193497A JP6270086A JP27008694A JPH07193497A JP H07193497 A JPH07193497 A JP H07193497A JP 6270086 A JP6270086 A JP 6270086A JP 27008694 A JP27008694 A JP 27008694A JP H07193497 A JPH07193497 A JP H07193497A
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input
circuit
loop
clock signal
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JP6270086A
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John M Alder
エム.アルダー ジョン
Hendricus M H Bontekoe
マリア ハイアシンザス ボンテコー ヘンドリカス
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
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Publication date
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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    • H03L7/22Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H03L7/235Nested phase locked loops

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 本件発明は、周波数シンセサイザ、電子タイ
ミング装置、詳細には位相ロックループ回路に関し、特
に、基準信号が不在あるいは中断したときに実質的に位
相ロック信号を維持できる切換え機構を備えたPLLス
キームを持つ位相ロックループ回路を提供することを目
的とする。 【構成】 本件発明は、入力及び出力を有する一次位相
ロックループ回路と、入力及び出力を有する二次位相ロ
ックループ回路であって、該入力が該一次ループの出力
に接続されている二次位相ロックループ回路と、一次ル
ープの入力を基準クロック信号あるいは二次ループの出
力に接続する適応可能なスイッチとを含み、該スイッチ
は、一次ループの入力を、基準クロック信号が存在する
ときは基準クロック信号に接続し、基準クロック信号が
中断あるいは不在のときは二次ループの出力に接続する
ことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本件発明は、一般的には、周波数
シンセサイザ及び電子タイミング装置及び方法、より詳
細には、位相ロックループ回路に関する。
【0002】
【発明の背景】位相ロックループ(Phase-locked loop
、“PLL”)回路は長年使用されているが、これは
発振器を基準信号と同相にロックするための電子回路で
ある。PLL回路はしばしばデジタル通信システムの受
信器内で入来基準信号と位相整合された、局部クロック
信号を生成する目的に利用される。位相整合された局部
クロック信号は通信システムの送信機によって送られた
同期的データを受信及び処理することを可能にする。
【0003】従来のPLL回路は位相検出器、フィル
タ、及び電圧制御発振器(voltage-controlled oscilla
tor 、“VCO”)から構成される。従来のPLL回路
においては、位相検出器は入来基準信号とVCOの出力
とを比較する。位相検出器は基準信号とVCO出力の間
の位相差を表わすエラー信号を生成する。このエラー信
号がろ波され、基準信号の位相を追跡する出力信号を生
成するためにVCOの制御入力に加えられる。
【0004】送信された情報流の同期的な読み出しのた
めの局部クロック信号を生成するために使用されるPL
L回路は、入来基準信号が失われたあるいは中断された
ときの潜在的な問題を持つ。つまり、基準信号の不在の
際にVCOの出力周波数がドリフトし、受信器が受信情
報流内のデータを同期がずれた状態で読む可能性が生じ
る。
【0005】幾つかの従来の技術による技法は、入来基
準信号の不在あるいは中断の際に同相局部クロック信号
を提供するように考えられている。1990年11月2
0付けでSteierman に交付された合衆国特許第4,97
2,422号は複数の基準信号を利用するPLL回路を
開示する。この従来の技術による回路は、入来基準信号
の損失を検出し、他の複数の基準信号の一つに透明的に
スイッチすることができる。合衆国特許第4,972,
422号の回路の短所は、単一の基準信号を持つ通信シ
ステムに適用できないことである。
【0006】もう一つの従来の技術による技法は最小の
ドリフトを持つ位相ロックされたクロック信号が提供さ
れるように一定の温度に維持された水晶発振器を採用す
る電圧制御発振器を持つPLLを利用する。この従来の
技術による技法の短所は、水晶発振器を一定の温度に維
持するために要求される高いパワー消費である。
【0007】基準信号が不在あるいは中断したときに実
質的に位相ロック信号を維持できるように切り替え(sw
itchover)機構を備えるPLLスキームを持つことが要
請される。さらに、このような回路は、最小の複雑さ、
及び低いパワー消費を持ち、市販の安価な素子が利用で
きることが要請される。
【0008】
【本件発明の概要】本件発明は、基準信号が中断したと
きにホールドオーバモード(holdover mode )にスイッ
チすることができる単一の入来基準信号に依存するPL
Lタイプの周波数シンセサイザから成る。この周波数シ
ンセサイザは、二つの位相ロックループ回路、受信基準
信号が存在するとき従来の方法にて動作する一次ループ
回路、及び基準信号が障害を持つあるいは不在のときに
一次ループ回路を駆動する非常に安定な二次ループ回路
を含む。スイッチが一次ループ回路の入力を入来基準信
号に、あるいは基準信号が中断された場合は二次ループ
回路の出力のいずれかに接続する。
【0009】本件発明の長所の一つはパワー消費が低い
ことである。本件発明のもう一つの長所は、殆どの半導
体ゲートアレイ上で利用が可能な市販の安価な素子から
構成できることである。本件発明のさらにもう一つの長
所は、一定温度の電圧制御水晶発振器あるいは複数のシ
ステム基準信号が必要とされないことである。
【0010】
【発明の詳細な記述】本件発明の一つの実施例に従うホ
ールドオーバモード(holdover mode )を持つPLL回
路1が図1に示される。周波数fref を持つ入来基準信
号Vref が信号感知回路8及び制御可能スイッチ10の
第一の極12に加えられる。信号感知回路(signal sen
sing circuit)8はさらにスイッチ10の制御入力11
に接続される。動作において、信号感知回路8は極12
を極15に接続する実線によって示されるような図1に
示される第一の位置にて動作するように、あるいは極1
3を極15に接続する影線14によって示されるような
第二の位置にて動作するようにさせる。制御可能スイッ
チ(controllable switch )10として使用することが
適当なデバイスは従来のリレースイッチである。
【0011】第一の位置にあるとき、制御可能スイッチ
10は入来基準信号Vref を位相検出器(phase detect
or)20の入力21に接続する。位相検出器20は出力
信号VE を生成するが、これは、統治可能発振器(gove
rnable oscillator )40の制御端子41に接続された
出力を持つループフィルタ30に供給される。統治可能
発振器40に対する適当なデバイスは、従来の電圧制御
水晶発振器(voltage-controlled crystal oscillator
、VCXO)である。統治可能発振器40は、PLL
回路1の出力信号である周波数f0 を持つ出力信号V0
を生成する。出力信号V0 は電気通信網内の受信器に対
する局部クロック信号として使用することができる。統
治可能発振器40の出力信号V0 はまた周波数f0 をN
1 によって割る周波数分割器(frequency divider )5
0を使用してスケーリングされる。周波数分割器50の
出力の所に生成されるこうしてスケーリングされた出力
信号V0 /N1 は位相検出器20の入力にフィードバッ
クされる。
【0012】スケーリングされた周波数分割器出力信号
V0 /N1 はまた位相検出器60の入力61にも供給さ
れる。位相検出器60は出力信号VE2を生成するが、こ
れは第二の統治可能発振器80の制御端子81に接続さ
れたループフィルタ70内に供給される。VCXOはま
た統治可能発振器80に対して適当なデバイスである。
統治可能発振器80は出力信号V02を生成するが、これ
は、その中で図1の回路が使用されるホストシステム内
の第二の局部クロック信号として使用するのに適する。
出力信号V02はまた周波数分割器90に加えられるが、
周波数分割器90は位相検出器60の第二の入力62、
及び制御可能スイッチ10の極13にフィードバックさ
れる。影線14によって示される第二の位置にあるとき
は、制御可能スイッチ10はスケーリングされた出力V
02/N2 を位相検出器20の入力に接続する。
【0013】動作において、信号感知回路8は信号Vre
f の存在あるいは不在を検出し、これに従ってスイッチ
10の位置を制御する。Vref が存在するものとして感
知された場合は、信号感知回路8はスイッチ10を第一
の位置にし、Vref を位相検出器20の入力21に接続
する。Vref の中断あるいは損失を感知すると、信号感
知回路8はスイッチ10が第二の位置にて動作し、スケ
ーリングされた出力信号V02/N2 が位相検出器20の
入力に接続されるようにする。
【0014】入来基準信号Vref が存在し、位相検出器
20に加えられると、位相検出器20はVref とその入
力端子22に加えられたスケーリングされた信号V0 /
N1の位相差を測定する。位相検出器20はその二つの
入力信号の測定された位相差に基づいて出力エラー信号
VE を生成する。このエラー信号VE は次に任意の高周
波数ノイズを排除し出力信号VFEを生成するためにルー
プフィルタ30によってろ波され、こうして生成された
VFE信号は統治可能発振器40の制御端子に加えられ
る。この信号はV0 /N1 とVref との間の任意の位相
差を排除するために統治可能発振器40の出力V0 を制
御する。こうして、回路1内において、位相検出器2
0、ループフィルタ30、統治可能発振器40及び周波
数分割器50は、図1内の点線の輪郭によって包含され
る一次PLL回路(primary PLL circuit )3を構成す
る。
【0015】同様にして、回路1において、位相検出器
60、ループフィルタ70、統治可能発振器80及び周
波数分割器90の回路要素はこれも図1の点線の輪郭に
よって包含される二次PLL回路(secondary PLL circ
uit )4を構成する。位相検出器60はその入力信号V
0 /N1 とV02/N2 の間の位相差に基づいて出力エラ
ー信号Ve2を生成する。エラー信号VE2はフィルタ70
によって出力信号VFE2 を生成するようにろ波され、こ
うして生成された出力信号VFE2 は、統治可能発振器8
0をその出力信号V02がV0 に位相ロックされるように
制御する。
【0016】基準信号Vref が失われると、信号感知回
路8は、スイッチ10をその第二の位置に入れ、回路1
をホールドオーバモード(holdover mode )に入れる。
ホールドオーバモードにおいては、信号V02/N2 が位
相検出器20の入力端子21に加えられる。ホールドオ
ーバモードにおいては、一次PLL3のV0 は二次PL
L4の出力信号V02/N2 に位相ロックされる。基準ク
ロック信号の回復が信号感知回路8によって検出される
と、スイッチ10は入来基準信号Vref を位相検出器2
0に再接続する。
【0017】こうして、入来基準信号Vref が存在する
ときは、一次ループ3はその出力をVref に基づいて位
相ロックし、Vref が中断したあるいは不在のときは、
出力V0 は二次PLL4のスケーリングされた出力信号
V02/N2 上に位相ロックされる。
【0018】二次PLL4は一次PLL3と同様に動作
するが、二次PLL4の回路素子は非常に安定の出力信
号V02を生成するように選択されるべきである。二次P
LL4の統治可能発振器80は、好ましくは、その出力
V02が実質的に入来基準信号Vref の不在においてドリ
フトすることがないように生来的に安定であるべきであ
る。統治可能発振器80として適当な生来的に安定なデ
バイスの一例は温度補償水晶発振器(temperature-comp
ensated crystal oscillator)である。
【0019】二次PLL4の安定性は、ループフィルタ
70の帯域幅によって決定される非常に小さなループ帯
域幅を選択することによってさらに促進される。例え
ば、統治可能発振器80の中心周波数が8MHzのオー
ダである場合、二次PLL4の帯域幅は、ミリヘルツ
(mHz)のオーダであるべきである。このような低遮
断周波数を持つループフィルタ70の使用は、二次PL
L4による入力異常(input anomalies )に対する遅い
応答を保証する。換言すれば、この小さなループ帯域幅
は、二次PLL4の出力が最近の入力異常によって劇的
な影響を受けないようにする。
【0020】典型的には、二次PLL4に対する適当な
生来的に安定な統治可能発振器80は回路1に対して要
求される出力周波数V0 とはかなり異なる中心周波数を
持つ。従って、ヒットレススイッチオーバ(hitless sw
itchover)を生成するためには、それぞれ、出力中心周
波数f0 及びf02を持つ統治可能発振器40及び80、
及び周波数分割器値N1 及びN2 は、fref =f0 /N
1 =f02/N2 の関係に従って選択されるべきである。
こうして、回路1内においては、この関係に固執し、V
ref が中断された場合、位相検出器の入力22は、単
に、Vref から周波数においてVref に等しい適当な信
号であるV02/N2 にスイッチする。
【0021】一次及び二次PLL3及び4は、用途に応
じてデジタルあるいはアナログ設計にすることができ
る。デジタルPLLはデジタル信号の同期、符号化され
たデータ流からのクロック回復及び他のデジタル用途に
対して一層適する。アナログPLLは、これらが入力と
出力量との間に線型的な関係を保持するために非デジタ
ル通信システム内においては一層適する。
【0022】本件発明の一つの想定される実施例は電気
通信システムの受信器内のデジタル信号の同期を提供す
るための局部クロック信号の生成のためにPLLを利用
する。この実現の一例は64kHzに等しい基準信号周
波数、つまり、fref =64kHzを持つ。さらに、要
求される出力信号V0 は31.104MHzの周波数を
持ち、つまり、f0 =31.104MHzであり、ま
た、生来的に安定な発振器は8.192MHzに等しい
利用可能な中心周波数f02を持つものと想定される。従
って、N1 が486に等しく、N2 が128に等しくさ
れた場合に、上の関係、つまり、fref =f0 /N1 =
f02/N2 =64KHz=31.104MHz/486
=8.192MHz/128という関係が満たされる。
【0023】31.104MHz(31MHz)一次P
LL3に対して使用される回路素子は、任意の周知の従
来のPLL回路素子でよい。このループのこれら素子に
対する伝達関数(transfer functions)は、ループ内に
大きなレンジの周波数に対して実質的に一定の時間遅延
が生成されるようにベッセルタイプ(Bessel-typed)の
応答を生成するように選択されるべきである。31MH
z動作に対して一次PLL3内で使用されるために適当
なデジタル位相検出器回路20の詳細が図2に示され
る。
【0024】図2の位相検出器20に説明に入るが、一
次PLL3のスケーリングされた出力信号V0 /N1 及
び信号Vi が排他的OR(“XOR”)ゲート210に
加えられる。信号Vi は、図1のスイッチ10の位置に
依存して、Vref 、あるいは二次PLL4のスケーリン
グされた出力信号V02/N2 に対応する。XORゲート
210はアップ/ダウンカウンタ(up/down counter )
220の開始/停止制御端子221に接続されるが、カ
ウンタ220はn−ビット幅のデジタルカウント出力2
22を持つ。このV0 /N1 信号はまたカウンタ220
のロード/リセットコントロール223に加えられ、3
1MHz信号がカウンタ220のクロック端子224に
加えられる。カウンタ220のn−ビット幅出力222
はデジタル/アナログ(“D/A”)変換器230に接
続される。D/A変換器230は信号V0 /N1 及びV
i の位相差に対応するアナログVE 信号を生成する。
【0025】位相検出器20は入力Vi とV0 /N1 の
位相差を測定するが、これは、これら入力信号の各サイ
クル内の上昇エッジ(rising edges)間の時間期間を決
定することによって行なわれる。|Vi −(V0 /N1
)|の位相=π/2ラジアンである場合は、出力カウ
ントは0になる。このカウンタは、位相検出器20の生
来的なπ/2ラジアンの位相差を考慮に入れるために0
以外の値にリセットされる。
【0026】動作において、V0 /N1 の信号の上昇エ
ッジの所で、ロード/リセットコントロール223はカ
ウンタをその初期値にリセットする。この時点におい
て、Vi が低値、あるいはVi が低値になるところであ
る場合は、XORゲート210の出力は高値となり、結
果としてカウンタ220はカウントを開始する。信号V
0 /N1 あるいはVi の次の上昇エッジにおいて、XO
Rゲート210の出力は低値となり、結果として、カウ
ンタ220はカウントを停止する。次に、V0 /N1 の
次の上昇エッジにおいて、変換器220は、以下の二つ
の実質的に同時的な動作を遂行する。(1)その出力2
22の所に得られたカウントに対応するn−ビット幅ナ
ンバを生成し、(2)カウンタをその初期値にリセット
する。出力222の所のデジタルナンバはVi とV0 /
N1 の上昇エッジ間の時間遅延に対応する。これら信号
の上昇エッジ間の時間差はこれら二つの信号間の位相差
に対応する。D/A変換器230はカウンタ220のデ
ジタル出力カウントをアナログ電圧VE に変換する。
【0027】カウンタ220の分解能、あるいはカウン
タ220がカウントする速度は、クロック入力244の
所の信号に基づくが、これは、1/(2xクロック周波
数)=1/(2x31MHz)=約16nsである。1
6nsの分解能は、約16μsの周期を持つ64kHz
信号を監視するためには十分すぎる程である。
【0028】図2において、D/A変換器230に対し
て選択された素子がその出力の所にオフセット電圧を持
つ場合は、位相検出器20のアップ/ダウンカウンタ2
20内にロードされる初期値がそのオフセットを補償す
るように調節される。D/A変換器230の任意のオフ
セット電圧を考慮に入れる別の方法としては図3のフィ
ルタ回路30’を利用する方法がある。
【0029】図3は図1のループフィルタ30として使
用するために適当なループフィルタ回路のさらに詳細を
示す。図3に示されるように、フィルタ回路30は二つ
の入力310及び320を持つ。図2の位相検出器20
からのエラー信号VE は入力320に加えられ、位相検
出器20のXORゲート210の出力は入力310に加
えられる。フィルタ回路30内において、入力310は
直列抵抗RS1に接続されるが、これは演算増幅器(“op
-amp”)330の負の入力331に接続される。演算増
幅器330の負の入力331はまたフィルタコンデンサ
Cf とフィルタ抵抗器Rf の並列組合わせによって演算
増幅器330の出力335に結合される。
【0030】フィルタ回路30の入力320は直列抵抗
体RS2に接続されるが、これは演算増幅器330の正の
入力332に接続され、また抵抗器Rp 及びコンデンサ
Cpの並列組合わせを介してグラウンドに接続される。
演算増幅器330の正の入力332はまた抵抗体Rd を
介して5ボルト電源334にも接続される。演算増幅器
330の出力335の所の信号はろ波されたエラー信号
VFEである。
【0031】動作においては、図3のフィルタ回路30
はD/A変換器230のオフセット電圧を除去し、D/
A変換器230の出力信号VE を統治可能発振器40へ
の入力に対して適当なレンジVE に比例的にスケーリン
グする。素子値RP =Rd =10kΩ、Cf =33n
F、RSn=1MΩ及びRf =21.5kΩの場合、図3
のフィルタ回路30は、D/A変換器230の0.27
Vのオフセット電圧を除去し、0から5Vのレンジにて
動作しているD/A変換器230の出力信号VEを1.
5から3.5Vのレンジにて動作するろ波されたVFE
信号に比例的にスケーリングするが、これは、典型的な
VCXOを制御するために適当な値である。
【0032】図1の二次PLL4の説明に移り、ハード
ウエアの低減が要望される場合は、図4の回路800を
使用することもできる。図4において、図2のそれらと
類似する素子ブロックは’にて示される。例えば、位相
検出器60’はおおむね位相検出器60に対応する。信
号V0 /N1 及びV02/N2 がn−ビット幅のデジタル
出力61’を持つ位相検出器60’に加えられるが、出
力61’はデジタルループフィルタ70’を通じてろ波
され、D/Aカウンタ810に加えられる。D/A変換
器810は、電圧分割器回路として動作する制御回路8
20の入力821に接続される。
【0033】制御回路820内において、入力端子82
1は直列抵抗器RS3を介して出力端子822に接続され
る。出力端子822はまた抵抗体Rd1によって5V電源
824に、及び抵抗器Rd2、及びコンデンサCd の並列
組合わせを介してグラウンドに接続される。制御回路8
20の出力822はVCXO80’に接続されるが、こ
れに二次PLL4出力信号V02を生成する。
【0034】図4の回路においてはデジタルループフィ
ルタ70’が選択されるが、これは、現在の技術水準に
おいてはミリヘルツレンジ内の遮断周波数を持つアナロ
グ低域通過フィルタを製造することは非常に困難なため
である。n−ビット幅出力を持つ位相検出器60’のた
めに想定された回路は図2内のD/A変換器230が排
除された位相検出器20’に対する回路と実質的同一で
ある。この回路においては、カウンタ220のn−ビッ
ト幅カウント出力は図2に示されるアナログVE 信号と
等価なデジタル信号となる。デジタルVE が次にデジタ
ルループフィルタ、例えば、図4に示されるループフィ
ルタ70’に加えられる。
【0035】要求される小さな帯域幅を持つ従来の単極
低域通過フィルタがデジタルループフィルタ70’とし
て使用するために適当である。ろ波されたデジタル信号
VEが次にD/A変換器810によってろ波されたアナ
ログVE 信号に変換される。制御回路820はD/A
変換器810の出力を統治可能発振器、例えば、図4に
示されるVCXO80’に対して許容できるレンジにス
ケーリングする。
【0036】RS3、Rd1及びRd2が存在し、Rs3=3R
及びRd1=Rd2=4Rという比である場合、制御回路8
20は0から5Vのレンジを持つ入力信号を1.5から
3.5Vのレンジ内の対応する信号にスケーリングす
る。コンデンサCd の値は入力821の所の信号から任
意の高周波数ノイズをろ波するように選択されるべきで
ある。
【0037】二次PLL4の要求される安定性を得るた
めには、統治可能発振器80’として使用される8.1
92MHzVCXOに対する適当な伝達定数は5ppm
/Vである。PLL回路5の要求される分解能が±0.
01ppmである場合は、デジタルフィルタ70’及び
位相検出器60’の出力は少なくとも9ビット幅を要す
る。5ppm/0.01ppm=500ステップであ
り、これが9ビットによってカバーされる。
【0038】図5に示される本件発明のもう一つの実施
例は二次PLL4による入力異常に対する不変的応答性
を向上させる。図5は修正回路(correction circuit)
180を示すが、この回路は、二次PLL4が迷走状態
(runaway condition )において入力信号V0 に基づい
て出力信号V02を生成する確率を大きく低減させる。一
次PLL3がそれに位相ロックされている基準信号Vre
f が中断され、回路がスケーリングされた出力信号V02
/N2 に切り替わると、一次PLL3は極端な状況を起
こし、周波数迷走(frequency runaway )を開始する。
迷走状態が発生した直後から、出力信号V02の周波数
は、二次PLL4の出力信号Vo2がスケーリングされた
信号V0 /N1 に位相ロックされているために、迷走信
号V0 の周波数にゆっくりと、増分的に追従する。この
ため、切り替わった後に、二次PLL4のV02出力は、
基準信号Vref の周波数とは少し異なる周波数を持つ。
こうして、ホールドオーバモードにおいては、一次PL
L3が二次PLL4のずれたV02周波数にロックされて
いるために、望ましくない結果が発生する。
【0039】図5の修正回路180は一次PLL3が迷
走状態に入ったときに出力信号V02のドリフトを阻止す
るために適当な回路である。図5に示されるように、ル
ープフィルタ70(図1に示される)の出力信号VFE2
は電圧総和器181の第一の入力181に加えられる。
電圧総和器181は統治可能発振器80の制御端子81
に接続される。統治可能発振器80は図1の二次ループ
4の出力信号V02を生成する。発振器の出力信号V02は
メモリデバイス187に接続されたマイクロコントロー
ラ186に加えられる。マイクロコントローラ186
は、修正信号VCを生成し、これは電圧総和器181の
第二の入力189に加えられる。
【0040】動作において、マイクロコントローラ18
6は、統治可能発振器出力信号V02の周波数をかなり長
い時間期間を通じて与えられた時間間隔にてサンプリン
グし、こうしてサンプリングされた周波数値をメモリデ
バイス187内に格納する。マイクロコントローラ18
6は、次に、メモリデバイス187内に格納されたサン
プリングされた値に基づいて適当なアルゴリズムを使用
して修正信号VC を生成する。このアルゴリズムは、サ
ンプリングされた周波数の平均に基づくことも、あるい
は他の最適合最新(best-fit latest )周波数技法に基
づくこともできる。修正信号VC を生成するために適当
なルーチンが図6に示される。
【0041】修正信号VC がループフィルタ出力VFE2
と総和され、統治可能発振器80の出力信号を制御する
信号が生成される。修正回路180はかなり長い時間期
間を通じての出力信号V02に基づいて修正信号VC を生
成する。例えば、VCXO出力V02が5時間を通じて一
分に一回サンプリングされ、メモリデバイス187が3
00のメモリ位置を持つ場合、こうして生成された修正
信号は前の5時間に対する出力信号V02に基づく。さら
に、5時間以上の出力信号V02のサンプリングは、十分
に長い歴史信号を利用することとなり、これが一次ルー
プ回路3の最近の迷走状態に殆ど影響されないようにす
る。
【0042】図6は図5のマイクロコントローラ186
内で使用するために適当なアルゴリズムに対する流れ図
600である。図6に示されるように、ステップ610
において、最初に値K及びFLAGが0にリセットされる。
ステップ620において、値Kが増分される。ステップ
630において、出力信号V02の周波数がサンプリング
され、ステップ640において対応する周波数値がメモ
リデバイス187の位置K内に格納される。
【0043】ステップ650において、KがKmax に等
しいことが検出された場合は、ステップ660において
値FLAGが1にセットされ、その後ルーチンはステップ6
70に進む。ステップ670において、値FLAGがテスト
され、FLAGが1に等しくない場合は、ルーチンはステッ
プ620に戻り、ここでKが増分される。他方、FLAG値
が1に等しい場合は、ステップ680において、周波数
平均favg がメモリデバイス187内に格納された周波
数値から取られる。ステップ690において、新たな修
正電圧VC がサンプリングされた周波数の平均に基づい
て生成される。ステップ700において、Kがテストさ
れ、これがKmax に等しい場合は、ステップ710にお
いてKが0にリセットされ、その後ルーチンはステップ
620に戻る。
【0044】このルーチン600はサンプリングされた
周波数のローリング平均(rollingaverage )に基づい
て新たな修正電圧VC を生成する。ステップ650−6
70は、単に、修正電圧VC が生成される前に十分な数
のサンプルが取られていることを保証する。このシーケ
ンスが要求される量の出力信号V02の歴史が利用される
ように十分に長い時間期間を通じて所定の時間間隔、例
えば、毎分1度遂行される。
【0045】本件発明が一次PLL3及び二次PLL4
に対する特定の実現との関係で説明されたが、本件発明
は他のデジタルあるいはアナログPLLループ構成を使
用して構成することもできることは明白である。
【図面の簡単な説明】
【図1】本件発明に従う位相ローツクループ回路の略図
である。
【図2】図1の位相ロックループ回路の一次ループ内で
使用することができる位相検出器の略図である。
【図3】図1の位相ロックループ回路の一次ループ内で
使用するのに適するフィルタ回路の一つの実施例の略図
である。
【図4】図1の位相ロックループ回路の二次ループ内に
作用するのに適する電圧制御水晶発振器に対する制御回
路の略図である。
【図5】図1の位相ロックループの二次ループ内で使用
することが適当である統治可能発振器に対する修正回路
の略図である。
【図6】図5の修正回路内に実現されるのに適当なルー
チンの流れ図である。
【符号の説明】
1 PLL回路 3 一次PLL回路 4 二次PLL回路 8 信号感知回路 10 制御可能スイッチ 11 制御入力 12 第一の極 13 極 14 極 15 極 20 位相検出器 30 ループフィルタ 180 修正回路 210 排他的OR 330 演算増幅器 820 制御回路
フロントページの続き (72)発明者 ヘンドリカス マリア ハイアシンザス ボンテコー オランダ国,シーティー ハイゼン 1275,ローヴステイン 10

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 局部クロック信号を基準クロック信号に
    基づいて生成するホールドオーバモードを有する周波数
    シンセサイザ回路であって、この回路が、 入力及び出力を有する一次位相ロックループ回路と、 入力及び出力を有し、該入力が該一次ループの出力に接
    続されている二次位相ロックループ回路と、 一次ループの入力を基準クロック信号あるいは二次ルー
    プの出力に接続する適応可能なスイッチとを含み、該ス
    イッチは、一次ループの入力を、基準クロック信号が存
    在するときは基準クロック信号に接続し、基準クロック
    信号が中断あるいは不在のときは二次ループの出力に接
    続することを特徴とするホールドオーバモードを有する
    周波数シンセサイザ回路。
  2. 【請求項2】 請求項1に記載の回路において、該一次
    位相ロックループと二次位相ロックループの各々は、 第一と第二の入力及び出力を有し、該第一の入力はルー
    プの入力であり、その入力における信号の位相差に対応
    するエラー信号をその出力で生成する位相検出器と、 入力と出力とを有し、該入力が位相検出器の出力に接続
    されているループフィルタと、 中心周波数と制御端子と出力とを有し、該制御端子がフ
    ィルタの出力に接続され、発振器出力がループの出力で
    ある統治可能発振器と、 入力及び出力を有し、該入力が該統治可能発振器の出力
    に接続され、分割器出力が位相検出器の第二の入力に接
    続されている周波数分割器とからなることを特徴とする
    ホールドオーバモードを有する周波数シンセサイザ回
    路。
  3. 【請求項3】 請求項2に記載の回路において、該一次
    及び二次ループの統治可能発振器の中心周波数が基準ク
    ロック周波数の倍数であることを特徴とする請求項2に
    記載のホールドオーバモードを有する周波数シンセサイ
    ザ回路。
  4. 【請求項4】 請求項2に記載の回路において、該二次
    ループのループフィルタが狭帯域幅であることを特徴と
    するホールドオーバモードを有する周波数シンセサイザ
    回路。
  5. 【請求項5】 請求項2に記載の回路において、該一次
    ループの位相検出器は、 第一と第二の入力及び出力を有し、第一の入力が一次ル
    ープへの入力であり、第二の入力が一次ループの統治可
    能発振器の出力に接続されている排他的ORゲートと、 開始/停止端子、リセット端子及びデジタル出力を有
    し、該開始/停止端子が排他的ORゲートの出力に接続
    され、該リセット端子が一次ループの統治可能発振器の
    出力に接続されているカウンタと、 デジタル入力及びアナログ出力を有し、デジタル入力が
    カウンタの出力に接続され、アナログ出力が一次ループ
    のループフィルタに接続されているデジタル/アナログ
    変換器とからなることを特徴とするホールドオーバモー
    ドを有する周波数シンセサイザ回路。
  6. 【請求項6】 請求項2に記載の回路において、該ルー
    プフィルタが低域通過フィルタであることを特徴とする
    ホールドオーバモードを有する周波数シンセサイザ回
    路。
  7. 【請求項7】 請求項2に記載の回路において、該一次
    及び二次統治可能発振器が電圧制御水晶発振器であるこ
    とを特徴とするホールドオーバモードを有する周波数シ
    ンセサイザ回路。
  8. 【請求項8】 請求項2に記載の回路において、該二次
    ループの統治可能発振器が温度補償水晶発振器であるこ
    とを特徴とするホールドオーバモードを有する周波数シ
    ンセサイザ回路。
  9. 【請求項9】 請求項2に記載の回路において、該二次
    ループの位相検出器がその二つの入力の位相差に対応す
    るデジタル出力を有し、該二次ループのループフィルタ
    がデジタルフィルタであることを特徴とするホールドオ
    ーバモードを有する周波数シンセサイザ回路。
  10. 【請求項10】 請求項9に記載の回路において、該二
    次ループの位相検出器が、 第一と第二の入力及び出力を有し、該第一の入力が該二
    次ループの入力であり、該第二の入力が二次ループの統
    治可能発振器の出力に接続されている排他的ORゲート
    と、 開始/停止端子、リセット端子及びデジタルカウント出
    力を有し、該開始/停止端子が該排他的ORゲートの出
    力に接続され、該リセット端子が該二次ループの統治可
    能発振器の出力に接続され、そしてデジタルカウント出
    力が位相検出器の出力に接続されているカウンタからな
    ることを特徴とするホールドオーバモードを有する周波
    数シンセサイザ回路。
  11. 【請求項11】 請求項10に記載の回路において、入
    力及び出力を持つデジタル/アナログ変換器をさらに含
    み、該入力がデジタルフィルタの出力に接続され、該出
    力が統治可能発振器の制御端子に接続されることを特徴
    とするホールドオーバモードを有する周波数シンセサイ
    ザ回路。
  12. 【請求項12】 請求項10に記載の回路において、該
    統治可能発振器の制御端子に接続された信号スケーリン
    グ回路をさらに含み、該信号スケーリング回路は、ろ波
    されたエラー信号の振幅を統治可能発振器の入力レンジ
    制約内に比例的にスケーリングすることを特徴とするホ
    ールドオーバモードを有する周波数シンセサイザ回路。
  13. 【請求項13】 請求項2に記載の回路において、該フ
    ィルタが位相検出器のオフセット電圧を補償することを
    特徴とするホールドオーバモードを有する周波数シンセ
    サイザ回路。
  14. 【請求項14】 請求項1に記載の回路において、該二
    次ループの位相ロック出力が長い時間期間を通じての一
    次ループのサンプリングされた出力に基づくことを特徴
    とするホールドオーバモードを有する周波数シンセサイ
    ザ回路。
  15. 【請求項15】 請求項1に記載の回路において、該ス
    イッチが制御可能スイッチであり、該回路がさらに、 基準信号を受信するように適応された信号感知回路を含
    み、該信号感知回路が基準信号が存在すると感知された
    ときスイッチを第一の位置にし、基準信号が不在である
    と感知されたときスイッチを第二の位置にするように制
    御可能スイッチに接続されることを特徴とするホールド
    オーバモードを有する周波数シンセサイザ回路。
  16. 【請求項16】 中断されることがある基準クロック信
    号に基づいて局部クロック信号を生成及び位相ロックす
    る回路であって、この回路が、 第一と第二の入力及び出力を有し、第一の入力が基準ク
    ロック信号を受信するように適応可能である作動可能ス
    イッチと、 第一と第二の入力及び出力を有し、第一の入力が該スイ
    ッチの出力に接続されている第一の位相検出器と、 入力と出力を有し、該入力が該第一の位相検出器の出力
    に接続されている第一のフィルタ回路と、 制御端子と出力を有し、該制御端子が該第一のフィルタ
    の出力に接続され、該出力が該回路の出力である第一の
    統治可能発振器と、 入力と出力を有し、該入力が第一の発振器の出力に接続
    され、そして該出力が該第一の位相検出器の該第二の入
    力に接続されている第一の周波数分割器と、 第一と第二の入力及び出力を有し、該第一の入力が該第
    一の周波数分割器の出力に接続されている第二の位相検
    出器と、 入力及び出力を有し、該入力が該第二の位相検出器の出
    力に接続されている第二のフィルタ回路と、 制御端子及び出力を有し、該制御端子が該第二のフィル
    タの出力に接続され、該出力が該回路の出力である第二
    の統治可能発振器と、 入力と出力を有し、該入力が第二の発振器の出力に接続
    され、該出力が該スイッチの第二の入力に接続され、該
    スイッチが該出力を、基準クロック信号が存在するとき
    該第一の入力に接続し、基準クロック信号が中断された
    あるいは不在のとき該第二の入力に接続する第二の周波
    数分割器とからなることを特徴とする回路。
  17. 【請求項17】 基準クロック信号に基づいて局部クロ
    ック信号を生成及び位相ロッキングする方法であって、
    この方法が、 基準クロック信号に基づいて位相ロックされた第一の局
    部クロック信号を生成する段階と、 該第一の局部クロック信号に基づいて位相ロックされた
    第二のクロック信号を生成する段階と、 基準クロック信号が中断されたあるいは失われたとき第
    一の局部クロック信号の基準を基準クロック信号から第
    二の局部クロック信号にスイッチする段階とからなるこ
    とを特徴とする局部クロック信号を生成及び位相ロッキ
    ングする方法。
  18. 【請求項18】 請求項16に記載の方法において、基
    準クロック信号が再確立されたとき第一の局部クロック
    信号の基準を第二の局部クロック信号から基準クロック
    信号に戻す段階がさらに含まれることを特徴とする請求
    項16の方法。
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