JPH07193497A - ホールドオーバモードを持つ位相ロックループ回路のための方法及び装置 - Google Patents
ホールドオーバモードを持つ位相ロックループ回路のための方法及び装置Info
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- JPH07193497A JPH07193497A JP6270086A JP27008694A JPH07193497A JP H07193497 A JPH07193497 A JP H07193497A JP 6270086 A JP6270086 A JP 6270086A JP 27008694 A JP27008694 A JP 27008694A JP H07193497 A JPH07193497 A JP H07193497A
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- 238000000034 method Methods 0.000 title claims description 7
- 239000013078 crystal Substances 0.000 claims description 9
- 230000003044 adaptive effect Effects 0.000 claims 1
- 208000033766 Prolymphocytic Leukemia Diseases 0.000 abstract description 42
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 38
- 238000012937 correction Methods 0.000 description 12
- 101100296075 Arabidopsis thaliana PLL4 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 101100350628 Arabidopsis thaliana PLL3 gene Proteins 0.000 description 3
- 238000010420 art technique Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
- H03L7/145—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop the switched reference signal being derived from the controlled oscillator output signal
-
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
- H03L7/235—Nested phase locked loops
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本件発明は、周波数シンセサイザ、電子タイ
ミング装置、詳細には位相ロックループ回路に関し、特
に、基準信号が不在あるいは中断したときに実質的に位
相ロック信号を維持できる切換え機構を備えたＰＬＬス
キームを持つ位相ロックループ回路を提供することを目
的とする。 【構成】 本件発明は、入力及び出力を有する一次位相
ロックループ回路と、入力及び出力を有する二次位相ロ
ックループ回路であって、該入力が該一次ループの出力
に接続されている二次位相ロックループ回路と、一次ル
ープの入力を基準クロック信号あるいは二次ループの出
力に接続する適応可能なスイッチとを含み、該スイッチ
は、一次ループの入力を、基準クロック信号が存在する
ときは基準クロック信号に接続し、基準クロック信号が
中断あるいは不在のときは二次ループの出力に接続する
ことを特徴とする。
ミング装置、詳細には位相ロックループ回路に関し、特
に、基準信号が不在あるいは中断したときに実質的に位
相ロック信号を維持できる切換え機構を備えたＰＬＬス
キームを持つ位相ロックループ回路を提供することを目
的とする。 【構成】 本件発明は、入力及び出力を有する一次位相
ロックループ回路と、入力及び出力を有する二次位相ロ
ックループ回路であって、該入力が該一次ループの出力
に接続されている二次位相ロックループ回路と、一次ル
ープの入力を基準クロック信号あるいは二次ループの出
力に接続する適応可能なスイッチとを含み、該スイッチ
は、一次ループの入力を、基準クロック信号が存在する
ときは基準クロック信号に接続し、基準クロック信号が
中断あるいは不在のときは二次ループの出力に接続する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本件発明は、一般的には、周波数
シンセサイザ及び電子タイミング装置及び方法、より詳
細には、位相ロックループ回路に関する。
シンセサイザ及び電子タイミング装置及び方法、より詳
細には、位相ロックループ回路に関する。
【０００２】
【発明の背景】位相ロックループ（Phase-locked loop
、“ＰＬＬ”）回路は長年使用されているが、これは
発振器を基準信号と同相にロックするための電子回路で
ある。ＰＬＬ回路はしばしばデジタル通信システムの受
信器内で入来基準信号と位相整合された、局部クロック
信号を生成する目的に利用される。位相整合された局部
クロック信号は通信システムの送信機によって送られた
同期的データを受信及び処理することを可能にする。
、“ＰＬＬ”）回路は長年使用されているが、これは
発振器を基準信号と同相にロックするための電子回路で
ある。ＰＬＬ回路はしばしばデジタル通信システムの受
信器内で入来基準信号と位相整合された、局部クロック
信号を生成する目的に利用される。位相整合された局部
クロック信号は通信システムの送信機によって送られた
同期的データを受信及び処理することを可能にする。
【０００３】従来のＰＬＬ回路は位相検出器、フィル
タ、及び電圧制御発振器（voltage-controlled oscilla
tor 、“ＶＣＯ”）から構成される。従来のＰＬＬ回路
においては、位相検出器は入来基準信号とＶＣＯの出力
とを比較する。位相検出器は基準信号とＶＣＯ出力の間
の位相差を表わすエラー信号を生成する。このエラー信
号がろ波され、基準信号の位相を追跡する出力信号を生
成するためにＶＣＯの制御入力に加えられる。
タ、及び電圧制御発振器（voltage-controlled oscilla
tor 、“ＶＣＯ”）から構成される。従来のＰＬＬ回路
においては、位相検出器は入来基準信号とＶＣＯの出力
とを比較する。位相検出器は基準信号とＶＣＯ出力の間
の位相差を表わすエラー信号を生成する。このエラー信
号がろ波され、基準信号の位相を追跡する出力信号を生
成するためにＶＣＯの制御入力に加えられる。
【０００４】送信された情報流の同期的な読み出しのた
めの局部クロック信号を生成するために使用されるＰＬ
Ｌ回路は、入来基準信号が失われたあるいは中断された
ときの潜在的な問題を持つ。つまり、基準信号の不在の
際にＶＣＯの出力周波数がドリフトし、受信器が受信情
報流内のデータを同期がずれた状態で読む可能性が生じ
る。
めの局部クロック信号を生成するために使用されるＰＬ
Ｌ回路は、入来基準信号が失われたあるいは中断された
ときの潜在的な問題を持つ。つまり、基準信号の不在の
際にＶＣＯの出力周波数がドリフトし、受信器が受信情
報流内のデータを同期がずれた状態で読む可能性が生じ
る。
【０００５】幾つかの従来の技術による技法は、入来基
準信号の不在あるいは中断の際に同相局部クロック信号
を提供するように考えられている。１９９０年１１月２
０付けでSteierman に交付された合衆国特許第４，９７
２，４２２号は複数の基準信号を利用するＰＬＬ回路を
開示する。この従来の技術による回路は、入来基準信号
の損失を検出し、他の複数の基準信号の一つに透明的に
スイッチすることができる。合衆国特許第４，９７２，
４２２号の回路の短所は、単一の基準信号を持つ通信シ
ステムに適用できないことである。
準信号の不在あるいは中断の際に同相局部クロック信号
を提供するように考えられている。１９９０年１１月２
０付けでSteierman に交付された合衆国特許第４，９７
２，４２２号は複数の基準信号を利用するＰＬＬ回路を
開示する。この従来の技術による回路は、入来基準信号
の損失を検出し、他の複数の基準信号の一つに透明的に
スイッチすることができる。合衆国特許第４，９７２，
４２２号の回路の短所は、単一の基準信号を持つ通信シ
ステムに適用できないことである。
【０００６】もう一つの従来の技術による技法は最小の
ドリフトを持つ位相ロックされたクロック信号が提供さ
れるように一定の温度に維持された水晶発振器を採用す
る電圧制御発振器を持つＰＬＬを利用する。この従来の
技術による技法の短所は、水晶発振器を一定の温度に維
持するために要求される高いパワー消費である。
ドリフトを持つ位相ロックされたクロック信号が提供さ
れるように一定の温度に維持された水晶発振器を採用す
る電圧制御発振器を持つＰＬＬを利用する。この従来の
技術による技法の短所は、水晶発振器を一定の温度に維
持するために要求される高いパワー消費である。
【０００７】基準信号が不在あるいは中断したときに実
質的に位相ロック信号を維持できるように切り替え（sw
itchover）機構を備えるＰＬＬスキームを持つことが要
請される。さらに、このような回路は、最小の複雑さ、
及び低いパワー消費を持ち、市販の安価な素子が利用で
きることが要請される。
質的に位相ロック信号を維持できるように切り替え（sw
itchover）機構を備えるＰＬＬスキームを持つことが要
請される。さらに、このような回路は、最小の複雑さ、
及び低いパワー消費を持ち、市販の安価な素子が利用で
きることが要請される。
【０００８】
【本件発明の概要】本件発明は、基準信号が中断したと
きにホールドオーバモード（holdover mode ）にスイッ
チすることができる単一の入来基準信号に依存するＰＬ
Ｌタイプの周波数シンセサイザから成る。この周波数シ
ンセサイザは、二つの位相ロックループ回路、受信基準
信号が存在するとき従来の方法にて動作する一次ループ
回路、及び基準信号が障害を持つあるいは不在のときに
一次ループ回路を駆動する非常に安定な二次ループ回路
を含む。スイッチが一次ループ回路の入力を入来基準信
号に、あるいは基準信号が中断された場合は二次ループ
回路の出力のいずれかに接続する。
きにホールドオーバモード（holdover mode ）にスイッ
チすることができる単一の入来基準信号に依存するＰＬ
Ｌタイプの周波数シンセサイザから成る。この周波数シ
ンセサイザは、二つの位相ロックループ回路、受信基準
信号が存在するとき従来の方法にて動作する一次ループ
回路、及び基準信号が障害を持つあるいは不在のときに
一次ループ回路を駆動する非常に安定な二次ループ回路
を含む。スイッチが一次ループ回路の入力を入来基準信
号に、あるいは基準信号が中断された場合は二次ループ
回路の出力のいずれかに接続する。
【０００９】本件発明の長所の一つはパワー消費が低い
ことである。本件発明のもう一つの長所は、殆どの半導
体ゲートアレイ上で利用が可能な市販の安価な素子から
構成できることである。本件発明のさらにもう一つの長
所は、一定温度の電圧制御水晶発振器あるいは複数のシ
ステム基準信号が必要とされないことである。
ことである。本件発明のもう一つの長所は、殆どの半導
体ゲートアレイ上で利用が可能な市販の安価な素子から
構成できることである。本件発明のさらにもう一つの長
所は、一定温度の電圧制御水晶発振器あるいは複数のシ
ステム基準信号が必要とされないことである。
【００１０】
【発明の詳細な記述】本件発明の一つの実施例に従うホ
ールドオーバモード（holdover mode ）を持つＰＬＬ回
路１が図１に示される。周波数ｆref を持つ入来基準信
号Ｖref が信号感知回路８及び制御可能スイッチ１０の
第一の極１２に加えられる。信号感知回路（signal sen
sing circuit）８はさらにスイッチ１０の制御入力１１
に接続される。動作において、信号感知回路８は極１２
を極１５に接続する実線によって示されるような図１に
示される第一の位置にて動作するように、あるいは極１
３を極１５に接続する影線１４によって示されるような
第二の位置にて動作するようにさせる。制御可能スイッ
チ（controllable switch ）１０として使用することが
適当なデバイスは従来のリレースイッチである。
ールドオーバモード（holdover mode ）を持つＰＬＬ回
路１が図１に示される。周波数ｆref を持つ入来基準信
号Ｖref が信号感知回路８及び制御可能スイッチ１０の
第一の極１２に加えられる。信号感知回路（signal sen
sing circuit）８はさらにスイッチ１０の制御入力１１
に接続される。動作において、信号感知回路８は極１２
を極１５に接続する実線によって示されるような図１に
示される第一の位置にて動作するように、あるいは極１
３を極１５に接続する影線１４によって示されるような
第二の位置にて動作するようにさせる。制御可能スイッ
チ（controllable switch ）１０として使用することが
適当なデバイスは従来のリレースイッチである。
【００１１】第一の位置にあるとき、制御可能スイッチ
１０は入来基準信号Ｖref を位相検出器（phase detect
or）２０の入力２１に接続する。位相検出器２０は出力
信号ＶE を生成するが、これは、統治可能発振器（gove
rnable oscillator ）４０の制御端子４１に接続された
出力を持つループフィルタ３０に供給される。統治可能
発振器４０に対する適当なデバイスは、従来の電圧制御
水晶発振器（voltage-controlled crystal oscillator
、ＶＣＸＯ）である。統治可能発振器４０は、ＰＬＬ
回路１の出力信号である周波数ｆ0 を持つ出力信号Ｖ0
を生成する。出力信号Ｖ0 は電気通信網内の受信器に対
する局部クロック信号として使用することができる。統
治可能発振器４０の出力信号Ｖ0 はまた周波数ｆ0 をＮ
1 によって割る周波数分割器（frequency divider ）５
０を使用してスケーリングされる。周波数分割器５０の
出力の所に生成されるこうしてスケーリングされた出力
信号Ｖ0 ／Ｎ1 は位相検出器２０の入力にフィードバッ
クされる。
１０は入来基準信号Ｖref を位相検出器（phase detect
or）２０の入力２１に接続する。位相検出器２０は出力
信号ＶE を生成するが、これは、統治可能発振器（gove
rnable oscillator ）４０の制御端子４１に接続された
出力を持つループフィルタ３０に供給される。統治可能
発振器４０に対する適当なデバイスは、従来の電圧制御
水晶発振器（voltage-controlled crystal oscillator
、ＶＣＸＯ）である。統治可能発振器４０は、ＰＬＬ
回路１の出力信号である周波数ｆ0 を持つ出力信号Ｖ0
を生成する。出力信号Ｖ0 は電気通信網内の受信器に対
する局部クロック信号として使用することができる。統
治可能発振器４０の出力信号Ｖ0 はまた周波数ｆ0 をＮ
1 によって割る周波数分割器（frequency divider ）５
０を使用してスケーリングされる。周波数分割器５０の
出力の所に生成されるこうしてスケーリングされた出力
信号Ｖ0 ／Ｎ1 は位相検出器２０の入力にフィードバッ
クされる。
【００１２】スケーリングされた周波数分割器出力信号
Ｖ0 ／Ｎ1 はまた位相検出器６０の入力６１にも供給さ
れる。位相検出器６０は出力信号ＶE2を生成するが、こ
れは第二の統治可能発振器８０の制御端子８１に接続さ
れたループフィルタ７０内に供給される。ＶＣＸＯはま
た統治可能発振器８０に対して適当なデバイスである。
統治可能発振器８０は出力信号Ｖ02を生成するが、これ
は、その中で図１の回路が使用されるホストシステム内
の第二の局部クロック信号として使用するのに適する。
出力信号Ｖ02はまた周波数分割器９０に加えられるが、
周波数分割器９０は位相検出器６０の第二の入力６２、
及び制御可能スイッチ１０の極１３にフィードバックさ
れる。影線１４によって示される第二の位置にあるとき
は、制御可能スイッチ１０はスケーリングされた出力Ｖ
02／Ｎ2 を位相検出器２０の入力に接続する。
Ｖ0 ／Ｎ1 はまた位相検出器６０の入力６１にも供給さ
れる。位相検出器６０は出力信号ＶE2を生成するが、こ
れは第二の統治可能発振器８０の制御端子８１に接続さ
れたループフィルタ７０内に供給される。ＶＣＸＯはま
た統治可能発振器８０に対して適当なデバイスである。
統治可能発振器８０は出力信号Ｖ02を生成するが、これ
は、その中で図１の回路が使用されるホストシステム内
の第二の局部クロック信号として使用するのに適する。
出力信号Ｖ02はまた周波数分割器９０に加えられるが、
周波数分割器９０は位相検出器６０の第二の入力６２、
及び制御可能スイッチ１０の極１３にフィードバックさ
れる。影線１４によって示される第二の位置にあるとき
は、制御可能スイッチ１０はスケーリングされた出力Ｖ
02／Ｎ2 を位相検出器２０の入力に接続する。
【００１３】動作において、信号感知回路８は信号Ｖre
f の存在あるいは不在を検出し、これに従ってスイッチ
１０の位置を制御する。Ｖref が存在するものとして感
知された場合は、信号感知回路８はスイッチ１０を第一
の位置にし、Ｖref を位相検出器２０の入力２１に接続
する。Ｖref の中断あるいは損失を感知すると、信号感
知回路８はスイッチ１０が第二の位置にて動作し、スケ
ーリングされた出力信号Ｖ02／Ｎ2 が位相検出器２０の
入力に接続されるようにする。
f の存在あるいは不在を検出し、これに従ってスイッチ
１０の位置を制御する。Ｖref が存在するものとして感
知された場合は、信号感知回路８はスイッチ１０を第一
の位置にし、Ｖref を位相検出器２０の入力２１に接続
する。Ｖref の中断あるいは損失を感知すると、信号感
知回路８はスイッチ１０が第二の位置にて動作し、スケ
ーリングされた出力信号Ｖ02／Ｎ2 が位相検出器２０の
入力に接続されるようにする。
【００１４】入来基準信号Ｖref が存在し、位相検出器
２０に加えられると、位相検出器２０はＶref とその入
力端子２２に加えられたスケーリングされた信号Ｖ0 ／
Ｎ1の位相差を測定する。位相検出器２０はその二つの
入力信号の測定された位相差に基づいて出力エラー信号
ＶE を生成する。このエラー信号ＶE は次に任意の高周
波数ノイズを排除し出力信号ＶFEを生成するためにルー
プフィルタ３０によってろ波され、こうして生成された
ＶFE信号は統治可能発振器４０の制御端子に加えられ
る。この信号はＶ0 ／Ｎ1 とＶref との間の任意の位相
差を排除するために統治可能発振器４０の出力Ｖ0 を制
御する。こうして、回路１内において、位相検出器２
０、ループフィルタ３０、統治可能発振器４０及び周波
数分割器５０は、図１内の点線の輪郭によって包含され
る一次ＰＬＬ回路（primary PLL circuit ）３を構成す
る。
２０に加えられると、位相検出器２０はＶref とその入
力端子２２に加えられたスケーリングされた信号Ｖ0 ／
Ｎ1の位相差を測定する。位相検出器２０はその二つの
入力信号の測定された位相差に基づいて出力エラー信号
ＶE を生成する。このエラー信号ＶE は次に任意の高周
波数ノイズを排除し出力信号ＶFEを生成するためにルー
プフィルタ３０によってろ波され、こうして生成された
ＶFE信号は統治可能発振器４０の制御端子に加えられ
る。この信号はＶ0 ／Ｎ1 とＶref との間の任意の位相
差を排除するために統治可能発振器４０の出力Ｖ0 を制
御する。こうして、回路１内において、位相検出器２
０、ループフィルタ３０、統治可能発振器４０及び周波
数分割器５０は、図１内の点線の輪郭によって包含され
る一次ＰＬＬ回路（primary PLL circuit ）３を構成す
る。
【００１５】同様にして、回路１において、位相検出器
６０、ループフィルタ７０、統治可能発振器８０及び周
波数分割器９０の回路要素はこれも図１の点線の輪郭に
よって包含される二次ＰＬＬ回路（secondary PLL circ
uit ）４を構成する。位相検出器６０はその入力信号Ｖ
0 ／Ｎ1 とＶ02／Ｎ2 の間の位相差に基づいて出力エラ
ー信号Ｖe2を生成する。エラー信号ＶE2はフィルタ７０
によって出力信号ＶFE2 を生成するようにろ波され、こ
うして生成された出力信号ＶFE2 は、統治可能発振器８
０をその出力信号Ｖ02がＶ0 に位相ロックされるように
制御する。
６０、ループフィルタ７０、統治可能発振器８０及び周
波数分割器９０の回路要素はこれも図１の点線の輪郭に
よって包含される二次ＰＬＬ回路（secondary PLL circ
uit ）４を構成する。位相検出器６０はその入力信号Ｖ
0 ／Ｎ1 とＶ02／Ｎ2 の間の位相差に基づいて出力エラ
ー信号Ｖe2を生成する。エラー信号ＶE2はフィルタ７０
によって出力信号ＶFE2 を生成するようにろ波され、こ
うして生成された出力信号ＶFE2 は、統治可能発振器８
０をその出力信号Ｖ02がＶ0 に位相ロックされるように
制御する。
【００１６】基準信号Ｖref が失われると、信号感知回
路８は、スイッチ１０をその第二の位置に入れ、回路１
をホールドオーバモード（holdover mode ）に入れる。
ホールドオーバモードにおいては、信号Ｖ02／Ｎ2 が位
相検出器２０の入力端子２１に加えられる。ホールドオ
ーバモードにおいては、一次ＰＬＬ３のＶ0 は二次ＰＬ
Ｌ４の出力信号Ｖ02／Ｎ2 に位相ロックされる。基準ク
ロック信号の回復が信号感知回路８によって検出される
と、スイッチ１０は入来基準信号Ｖref を位相検出器２
０に再接続する。
路８は、スイッチ１０をその第二の位置に入れ、回路１
をホールドオーバモード（holdover mode ）に入れる。
ホールドオーバモードにおいては、信号Ｖ02／Ｎ2 が位
相検出器２０の入力端子２１に加えられる。ホールドオ
ーバモードにおいては、一次ＰＬＬ３のＶ0 は二次ＰＬ
Ｌ４の出力信号Ｖ02／Ｎ2 に位相ロックされる。基準ク
ロック信号の回復が信号感知回路８によって検出される
と、スイッチ１０は入来基準信号Ｖref を位相検出器２
０に再接続する。
【００１７】こうして、入来基準信号Ｖref が存在する
ときは、一次ループ３はその出力をＶref に基づいて位
相ロックし、Ｖref が中断したあるいは不在のときは、
出力Ｖ0 は二次ＰＬＬ４のスケーリングされた出力信号
Ｖ02／Ｎ2 上に位相ロックされる。
ときは、一次ループ３はその出力をＶref に基づいて位
相ロックし、Ｖref が中断したあるいは不在のときは、
出力Ｖ0 は二次ＰＬＬ４のスケーリングされた出力信号
Ｖ02／Ｎ2 上に位相ロックされる。
【００１８】二次ＰＬＬ４は一次ＰＬＬ３と同様に動作
するが、二次ＰＬＬ４の回路素子は非常に安定の出力信
号Ｖ02を生成するように選択されるべきである。二次Ｐ
ＬＬ４の統治可能発振器８０は、好ましくは、その出力
Ｖ02が実質的に入来基準信号Ｖref の不在においてドリ
フトすることがないように生来的に安定であるべきであ
る。統治可能発振器８０として適当な生来的に安定なデ
バイスの一例は温度補償水晶発振器（temperature-comp
ensated crystal oscillator）である。
するが、二次ＰＬＬ４の回路素子は非常に安定の出力信
号Ｖ02を生成するように選択されるべきである。二次Ｐ
ＬＬ４の統治可能発振器８０は、好ましくは、その出力
Ｖ02が実質的に入来基準信号Ｖref の不在においてドリ
フトすることがないように生来的に安定であるべきであ
る。統治可能発振器８０として適当な生来的に安定なデ
バイスの一例は温度補償水晶発振器（temperature-comp
ensated crystal oscillator）である。
【００１９】二次ＰＬＬ４の安定性は、ループフィルタ
７０の帯域幅によって決定される非常に小さなループ帯
域幅を選択することによってさらに促進される。例え
ば、統治可能発振器８０の中心周波数が８ＭＨｚのオー
ダである場合、二次ＰＬＬ４の帯域幅は、ミリヘルツ
（ｍＨｚ）のオーダであるべきである。このような低遮
断周波数を持つループフィルタ７０の使用は、二次ＰＬ
Ｌ４による入力異常（input anomalies ）に対する遅い
応答を保証する。換言すれば、この小さなループ帯域幅
は、二次ＰＬＬ４の出力が最近の入力異常によって劇的
な影響を受けないようにする。
７０の帯域幅によって決定される非常に小さなループ帯
域幅を選択することによってさらに促進される。例え
ば、統治可能発振器８０の中心周波数が８ＭＨｚのオー
ダである場合、二次ＰＬＬ４の帯域幅は、ミリヘルツ
（ｍＨｚ）のオーダであるべきである。このような低遮
断周波数を持つループフィルタ７０の使用は、二次ＰＬ
Ｌ４による入力異常（input anomalies ）に対する遅い
応答を保証する。換言すれば、この小さなループ帯域幅
は、二次ＰＬＬ４の出力が最近の入力異常によって劇的
な影響を受けないようにする。
【００２０】典型的には、二次ＰＬＬ４に対する適当な
生来的に安定な統治可能発振器８０は回路１に対して要
求される出力周波数Ｖ0 とはかなり異なる中心周波数を
持つ。従って、ヒットレススイッチオーバ（hitless sw
itchover）を生成するためには、それぞれ、出力中心周
波数ｆ0 及びｆ02を持つ統治可能発振器４０及び８０、
及び周波数分割器値Ｎ1 及びＮ2 は、ｆref ＝ｆ0 ／Ｎ
1 ＝ｆ02／Ｎ2 の関係に従って選択されるべきである。
こうして、回路１内においては、この関係に固執し、Ｖ
ref が中断された場合、位相検出器の入力２２は、単
に、Ｖref から周波数においてＶref に等しい適当な信
号であるＶ02／Ｎ2 にスイッチする。
生来的に安定な統治可能発振器８０は回路１に対して要
求される出力周波数Ｖ0 とはかなり異なる中心周波数を
持つ。従って、ヒットレススイッチオーバ（hitless sw
itchover）を生成するためには、それぞれ、出力中心周
波数ｆ0 及びｆ02を持つ統治可能発振器４０及び８０、
及び周波数分割器値Ｎ1 及びＮ2 は、ｆref ＝ｆ0 ／Ｎ
1 ＝ｆ02／Ｎ2 の関係に従って選択されるべきである。
こうして、回路１内においては、この関係に固執し、Ｖ
ref が中断された場合、位相検出器の入力２２は、単
に、Ｖref から周波数においてＶref に等しい適当な信
号であるＶ02／Ｎ2 にスイッチする。
【００２１】一次及び二次ＰＬＬ３及び４は、用途に応
じてデジタルあるいはアナログ設計にすることができ
る。デジタルＰＬＬはデジタル信号の同期、符号化され
たデータ流からのクロック回復及び他のデジタル用途に
対して一層適する。アナログＰＬＬは、これらが入力と
出力量との間に線型的な関係を保持するために非デジタ
ル通信システム内においては一層適する。
じてデジタルあるいはアナログ設計にすることができ
る。デジタルＰＬＬはデジタル信号の同期、符号化され
たデータ流からのクロック回復及び他のデジタル用途に
対して一層適する。アナログＰＬＬは、これらが入力と
出力量との間に線型的な関係を保持するために非デジタ
ル通信システム内においては一層適する。
【００２２】本件発明の一つの想定される実施例は電気
通信システムの受信器内のデジタル信号の同期を提供す
るための局部クロック信号の生成のためにＰＬＬを利用
する。この実現の一例は６４ｋＨｚに等しい基準信号周
波数、つまり、ｆref ＝６４ｋＨｚを持つ。さらに、要
求される出力信号Ｖ0 は３１．１０４ＭＨｚの周波数を
持ち、つまり、ｆ0 ＝３１．１０４ＭＨｚであり、ま
た、生来的に安定な発振器は８．１９２ＭＨｚに等しい
利用可能な中心周波数ｆ02を持つものと想定される。従
って、Ｎ1 が４８６に等しく、Ｎ2 が１２８に等しくさ
れた場合に、上の関係、つまり、ｆref ＝ｆ0 ／Ｎ1 ＝
ｆ02／Ｎ2 ＝６４ＫＨｚ＝３１．１０４ＭＨｚ／４８６
＝８．１９２ＭＨｚ／１２８という関係が満たされる。
通信システムの受信器内のデジタル信号の同期を提供す
るための局部クロック信号の生成のためにＰＬＬを利用
する。この実現の一例は６４ｋＨｚに等しい基準信号周
波数、つまり、ｆref ＝６４ｋＨｚを持つ。さらに、要
求される出力信号Ｖ0 は３１．１０４ＭＨｚの周波数を
持ち、つまり、ｆ0 ＝３１．１０４ＭＨｚであり、ま
た、生来的に安定な発振器は８．１９２ＭＨｚに等しい
利用可能な中心周波数ｆ02を持つものと想定される。従
って、Ｎ1 が４８６に等しく、Ｎ2 が１２８に等しくさ
れた場合に、上の関係、つまり、ｆref ＝ｆ0 ／Ｎ1 ＝
ｆ02／Ｎ2 ＝６４ＫＨｚ＝３１．１０４ＭＨｚ／４８６
＝８．１９２ＭＨｚ／１２８という関係が満たされる。
【００２３】３１．１０４ＭＨｚ（３１ＭＨｚ）一次Ｐ
ＬＬ３に対して使用される回路素子は、任意の周知の従
来のＰＬＬ回路素子でよい。このループのこれら素子に
対する伝達関数（transfer functions）は、ループ内に
大きなレンジの周波数に対して実質的に一定の時間遅延
が生成されるようにベッセルタイプ（Bessel-typed）の
応答を生成するように選択されるべきである。３１ＭＨ
ｚ動作に対して一次ＰＬＬ３内で使用されるために適当
なデジタル位相検出器回路２０の詳細が図２に示され
る。
ＬＬ３に対して使用される回路素子は、任意の周知の従
来のＰＬＬ回路素子でよい。このループのこれら素子に
対する伝達関数（transfer functions）は、ループ内に
大きなレンジの周波数に対して実質的に一定の時間遅延
が生成されるようにベッセルタイプ（Bessel-typed）の
応答を生成するように選択されるべきである。３１ＭＨ
ｚ動作に対して一次ＰＬＬ３内で使用されるために適当
なデジタル位相検出器回路２０の詳細が図２に示され
る。
【００２４】図２の位相検出器２０に説明に入るが、一
次ＰＬＬ３のスケーリングされた出力信号Ｖ0 ／Ｎ1 及
び信号Ｖi が排他的ＯＲ（“ＸＯＲ”）ゲート２１０に
加えられる。信号Ｖi は、図１のスイッチ１０の位置に
依存して、Ｖref 、あるいは二次ＰＬＬ４のスケーリン
グされた出力信号Ｖ02／Ｎ2 に対応する。ＸＯＲゲート
２１０はアップ／ダウンカウンタ（up/down counter ）
２２０の開始／停止制御端子２２１に接続されるが、カ
ウンタ２２０はｎ−ビット幅のデジタルカウント出力２
２２を持つ。このＶ0 ／Ｎ1 信号はまたカウンタ２２０
のロード／リセットコントロール２２３に加えられ、３
１ＭＨｚ信号がカウンタ２２０のクロック端子２２４に
加えられる。カウンタ２２０のｎ−ビット幅出力２２２
はデジタル／アナログ（“Ｄ／Ａ”）変換器２３０に接
続される。Ｄ／Ａ変換器２３０は信号Ｖ0 ／Ｎ1 及びＶ
i の位相差に対応するアナログＶE 信号を生成する。
次ＰＬＬ３のスケーリングされた出力信号Ｖ0 ／Ｎ1 及
び信号Ｖi が排他的ＯＲ（“ＸＯＲ”）ゲート２１０に
加えられる。信号Ｖi は、図１のスイッチ１０の位置に
依存して、Ｖref 、あるいは二次ＰＬＬ４のスケーリン
グされた出力信号Ｖ02／Ｎ2 に対応する。ＸＯＲゲート
２１０はアップ／ダウンカウンタ（up/down counter ）
２２０の開始／停止制御端子２２１に接続されるが、カ
ウンタ２２０はｎ−ビット幅のデジタルカウント出力２
２２を持つ。このＶ0 ／Ｎ1 信号はまたカウンタ２２０
のロード／リセットコントロール２２３に加えられ、３
１ＭＨｚ信号がカウンタ２２０のクロック端子２２４に
加えられる。カウンタ２２０のｎ−ビット幅出力２２２
はデジタル／アナログ（“Ｄ／Ａ”）変換器２３０に接
続される。Ｄ／Ａ変換器２３０は信号Ｖ0 ／Ｎ1 及びＶ
i の位相差に対応するアナログＶE 信号を生成する。
【００２５】位相検出器２０は入力Ｖi とＶ0 ／Ｎ1 の
位相差を測定するが、これは、これら入力信号の各サイ
クル内の上昇エッジ（rising edges）間の時間期間を決
定することによって行なわれる。｜Ｖi −（Ｖ0 ／Ｎ1
）｜の位相＝π／２ラジアンである場合は、出力カウ
ントは０になる。このカウンタは、位相検出器２０の生
来的なπ／２ラジアンの位相差を考慮に入れるために０
以外の値にリセットされる。
位相差を測定するが、これは、これら入力信号の各サイ
クル内の上昇エッジ（rising edges）間の時間期間を決
定することによって行なわれる。｜Ｖi −（Ｖ0 ／Ｎ1
）｜の位相＝π／２ラジアンである場合は、出力カウ
ントは０になる。このカウンタは、位相検出器２０の生
来的なπ／２ラジアンの位相差を考慮に入れるために０
以外の値にリセットされる。
【００２６】動作において、Ｖ0 ／Ｎ1 の信号の上昇エ
ッジの所で、ロード／リセットコントロール２２３はカ
ウンタをその初期値にリセットする。この時点におい
て、Ｖi が低値、あるいはＶi が低値になるところであ
る場合は、ＸＯＲゲート２１０の出力は高値となり、結
果としてカウンタ２２０はカウントを開始する。信号Ｖ
0 ／Ｎ1 あるいはＶi の次の上昇エッジにおいて、ＸＯ
Ｒゲート２１０の出力は低値となり、結果として、カウ
ンタ２２０はカウントを停止する。次に、Ｖ0 ／Ｎ1 の
次の上昇エッジにおいて、変換器２２０は、以下の二つ
の実質的に同時的な動作を遂行する。（１）その出力２
２２の所に得られたカウントに対応するｎ−ビット幅ナ
ンバを生成し、（２）カウンタをその初期値にリセット
する。出力２２２の所のデジタルナンバはＶi とＶ0 ／
Ｎ1 の上昇エッジ間の時間遅延に対応する。これら信号
の上昇エッジ間の時間差はこれら二つの信号間の位相差
に対応する。Ｄ／Ａ変換器２３０はカウンタ２２０のデ
ジタル出力カウントをアナログ電圧ＶE に変換する。
ッジの所で、ロード／リセットコントロール２２３はカ
ウンタをその初期値にリセットする。この時点におい
て、Ｖi が低値、あるいはＶi が低値になるところであ
る場合は、ＸＯＲゲート２１０の出力は高値となり、結
果としてカウンタ２２０はカウントを開始する。信号Ｖ
0 ／Ｎ1 あるいはＶi の次の上昇エッジにおいて、ＸＯ
Ｒゲート２１０の出力は低値となり、結果として、カウ
ンタ２２０はカウントを停止する。次に、Ｖ0 ／Ｎ1 の
次の上昇エッジにおいて、変換器２２０は、以下の二つ
の実質的に同時的な動作を遂行する。（１）その出力２
２２の所に得られたカウントに対応するｎ−ビット幅ナ
ンバを生成し、（２）カウンタをその初期値にリセット
する。出力２２２の所のデジタルナンバはＶi とＶ0 ／
Ｎ1 の上昇エッジ間の時間遅延に対応する。これら信号
の上昇エッジ間の時間差はこれら二つの信号間の位相差
に対応する。Ｄ／Ａ変換器２３０はカウンタ２２０のデ
ジタル出力カウントをアナログ電圧ＶE に変換する。
【００２７】カウンタ２２０の分解能、あるいはカウン
タ２２０がカウントする速度は、クロック入力２４４の
所の信号に基づくが、これは、１／（２ｘクロック周波
数）＝１／（２ｘ３１ＭＨｚ）＝約１６ｎｓである。１
６ｎｓの分解能は、約１６μｓの周期を持つ６４ｋＨｚ
信号を監視するためには十分すぎる程である。
タ２２０がカウントする速度は、クロック入力２４４の
所の信号に基づくが、これは、１／（２ｘクロック周波
数）＝１／（２ｘ３１ＭＨｚ）＝約１６ｎｓである。１
６ｎｓの分解能は、約１６μｓの周期を持つ６４ｋＨｚ
信号を監視するためには十分すぎる程である。
【００２８】図２において、Ｄ／Ａ変換器２３０に対し
て選択された素子がその出力の所にオフセット電圧を持
つ場合は、位相検出器２０のアップ／ダウンカウンタ２
２０内にロードされる初期値がそのオフセットを補償す
るように調節される。Ｄ／Ａ変換器２３０の任意のオフ
セット電圧を考慮に入れる別の方法としては図３のフィ
ルタ回路３０’を利用する方法がある。
て選択された素子がその出力の所にオフセット電圧を持
つ場合は、位相検出器２０のアップ／ダウンカウンタ２
２０内にロードされる初期値がそのオフセットを補償す
るように調節される。Ｄ／Ａ変換器２３０の任意のオフ
セット電圧を考慮に入れる別の方法としては図３のフィ
ルタ回路３０’を利用する方法がある。
【００２９】図３は図１のループフィルタ３０として使
用するために適当なループフィルタ回路のさらに詳細を
示す。図３に示されるように、フィルタ回路３０は二つ
の入力３１０及び３２０を持つ。図２の位相検出器２０
からのエラー信号ＶE は入力３２０に加えられ、位相検
出器２０のＸＯＲゲート２１０の出力は入力３１０に加
えられる。フィルタ回路３０内において、入力３１０は
直列抵抗ＲS1に接続されるが、これは演算増幅器（“op
-amp”）３３０の負の入力３３１に接続される。演算増
幅器３３０の負の入力３３１はまたフィルタコンデンサ
Ｃf とフィルタ抵抗器Ｒf の並列組合わせによって演算
増幅器３３０の出力３３５に結合される。
用するために適当なループフィルタ回路のさらに詳細を
示す。図３に示されるように、フィルタ回路３０は二つ
の入力３１０及び３２０を持つ。図２の位相検出器２０
からのエラー信号ＶE は入力３２０に加えられ、位相検
出器２０のＸＯＲゲート２１０の出力は入力３１０に加
えられる。フィルタ回路３０内において、入力３１０は
直列抵抗ＲS1に接続されるが、これは演算増幅器（“op
-amp”）３３０の負の入力３３１に接続される。演算増
幅器３３０の負の入力３３１はまたフィルタコンデンサ
Ｃf とフィルタ抵抗器Ｒf の並列組合わせによって演算
増幅器３３０の出力３３５に結合される。
【００３０】フィルタ回路３０の入力３２０は直列抵抗
体ＲS2に接続されるが、これは演算増幅器３３０の正の
入力３３２に接続され、また抵抗器Ｒp 及びコンデンサ
Ｃpの並列組合わせを介してグラウンドに接続される。
演算増幅器３３０の正の入力３３２はまた抵抗体Ｒd を
介して５ボルト電源３３４にも接続される。演算増幅器
３３０の出力３３５の所の信号はろ波されたエラー信号
ＶFEである。
体ＲS2に接続されるが、これは演算増幅器３３０の正の
入力３３２に接続され、また抵抗器Ｒp 及びコンデンサ
Ｃpの並列組合わせを介してグラウンドに接続される。
演算増幅器３３０の正の入力３３２はまた抵抗体Ｒd を
介して５ボルト電源３３４にも接続される。演算増幅器
３３０の出力３３５の所の信号はろ波されたエラー信号
ＶFEである。
【００３１】動作においては、図３のフィルタ回路３０
はＤ／Ａ変換器２３０のオフセット電圧を除去し、Ｄ／
Ａ変換器２３０の出力信号ＶE を統治可能発振器４０へ
の入力に対して適当なレンジＶE に比例的にスケーリン
グする。素子値ＲP ＝Ｒd ＝１０ｋΩ、Ｃf ＝３３ｎ
Ｆ、ＲSn＝１ＭΩ及びＲf ＝２１．５ｋΩの場合、図３
のフィルタ回路３０は、Ｄ／Ａ変換器２３０の０．２７
Ｖのオフセット電圧を除去し、０から５Ｖのレンジにて
動作しているＤ／Ａ変換器２３０の出力信号ＶＥを１．
５から３．５Ｖのレンジにて動作するろ波されたＶＦＥ
信号に比例的にスケーリングするが、これは、典型的な
ＶＣＸＯを制御するために適当な値である。
はＤ／Ａ変換器２３０のオフセット電圧を除去し、Ｄ／
Ａ変換器２３０の出力信号ＶE を統治可能発振器４０へ
の入力に対して適当なレンジＶE に比例的にスケーリン
グする。素子値ＲP ＝Ｒd ＝１０ｋΩ、Ｃf ＝３３ｎ
Ｆ、ＲSn＝１ＭΩ及びＲf ＝２１．５ｋΩの場合、図３
のフィルタ回路３０は、Ｄ／Ａ変換器２３０の０．２７
Ｖのオフセット電圧を除去し、０から５Ｖのレンジにて
動作しているＤ／Ａ変換器２３０の出力信号ＶＥを１．
５から３．５Ｖのレンジにて動作するろ波されたＶＦＥ
信号に比例的にスケーリングするが、これは、典型的な
ＶＣＸＯを制御するために適当な値である。
【００３２】図１の二次ＰＬＬ４の説明に移り、ハード
ウエアの低減が要望される場合は、図４の回路８００を
使用することもできる。図４において、図２のそれらと
類似する素子ブロックは’にて示される。例えば、位相
検出器６０’はおおむね位相検出器６０に対応する。信
号Ｖ0 ／Ｎ1 及びＶ02／Ｎ2 がｎ−ビット幅のデジタル
出力６１’を持つ位相検出器６０’に加えられるが、出
力６１’はデジタルループフィルタ７０’を通じてろ波
され、Ｄ／Ａカウンタ８１０に加えられる。Ｄ／Ａ変換
器８１０は、電圧分割器回路として動作する制御回路８
２０の入力８２１に接続される。
ウエアの低減が要望される場合は、図４の回路８００を
使用することもできる。図４において、図２のそれらと
類似する素子ブロックは’にて示される。例えば、位相
検出器６０’はおおむね位相検出器６０に対応する。信
号Ｖ0 ／Ｎ1 及びＶ02／Ｎ2 がｎ−ビット幅のデジタル
出力６１’を持つ位相検出器６０’に加えられるが、出
力６１’はデジタルループフィルタ７０’を通じてろ波
され、Ｄ／Ａカウンタ８１０に加えられる。Ｄ／Ａ変換
器８１０は、電圧分割器回路として動作する制御回路８
２０の入力８２１に接続される。
【００３３】制御回路８２０内において、入力端子８２
１は直列抵抗器ＲS3を介して出力端子８２２に接続され
る。出力端子８２２はまた抵抗体Ｒd1によって５Ｖ電源
８２４に、及び抵抗器Ｒd2、及びコンデンサＣd の並列
組合わせを介してグラウンドに接続される。制御回路８
２０の出力８２２はＶＣＸＯ８０’に接続されるが、こ
れに二次ＰＬＬ４出力信号Ｖ02を生成する。
１は直列抵抗器ＲS3を介して出力端子８２２に接続され
る。出力端子８２２はまた抵抗体Ｒd1によって５Ｖ電源
８２４に、及び抵抗器Ｒd2、及びコンデンサＣd の並列
組合わせを介してグラウンドに接続される。制御回路８
２０の出力８２２はＶＣＸＯ８０’に接続されるが、こ
れに二次ＰＬＬ４出力信号Ｖ02を生成する。
【００３４】図４の回路においてはデジタルループフィ
ルタ７０’が選択されるが、これは、現在の技術水準に
おいてはミリヘルツレンジ内の遮断周波数を持つアナロ
グ低域通過フィルタを製造することは非常に困難なため
である。ｎ−ビット幅出力を持つ位相検出器６０’のた
めに想定された回路は図２内のＤ／Ａ変換器２３０が排
除された位相検出器２０’に対する回路と実質的同一で
ある。この回路においては、カウンタ２２０のｎ−ビッ
ト幅カウント出力は図２に示されるアナログＶE 信号と
等価なデジタル信号となる。デジタルＶE が次にデジタ
ルループフィルタ、例えば、図４に示されるループフィ
ルタ７０’に加えられる。
ルタ７０’が選択されるが、これは、現在の技術水準に
おいてはミリヘルツレンジ内の遮断周波数を持つアナロ
グ低域通過フィルタを製造することは非常に困難なため
である。ｎ−ビット幅出力を持つ位相検出器６０’のた
めに想定された回路は図２内のＤ／Ａ変換器２３０が排
除された位相検出器２０’に対する回路と実質的同一で
ある。この回路においては、カウンタ２２０のｎ−ビッ
ト幅カウント出力は図２に示されるアナログＶE 信号と
等価なデジタル信号となる。デジタルＶE が次にデジタ
ルループフィルタ、例えば、図４に示されるループフィ
ルタ７０’に加えられる。
【００３５】要求される小さな帯域幅を持つ従来の単極
低域通過フィルタがデジタルループフィルタ７０’とし
て使用するために適当である。ろ波されたデジタル信号
ＶＥが次にＤ／Ａ変換器８１０によってろ波されたアナ
ログＶＥ 信号に変換される。制御回路８２０はＤ／Ａ
変換器８１０の出力を統治可能発振器、例えば、図４に
示されるＶＣＸＯ８０’に対して許容できるレンジにス
ケーリングする。
低域通過フィルタがデジタルループフィルタ７０’とし
て使用するために適当である。ろ波されたデジタル信号
ＶＥが次にＤ／Ａ変換器８１０によってろ波されたアナ
ログＶＥ 信号に変換される。制御回路８２０はＤ／Ａ
変換器８１０の出力を統治可能発振器、例えば、図４に
示されるＶＣＸＯ８０’に対して許容できるレンジにス
ケーリングする。
【００３６】ＲS3、Ｒd1及びＲd2が存在し、Ｒs3＝３Ｒ
及びＲd1＝Ｒd2＝４Ｒという比である場合、制御回路８
２０は０から５Ｖのレンジを持つ入力信号を１．５から
３．５Ｖのレンジ内の対応する信号にスケーリングす
る。コンデンサＣd の値は入力８２１の所の信号から任
意の高周波数ノイズをろ波するように選択されるべきで
ある。
及びＲd1＝Ｒd2＝４Ｒという比である場合、制御回路８
２０は０から５Ｖのレンジを持つ入力信号を１．５から
３．５Ｖのレンジ内の対応する信号にスケーリングす
る。コンデンサＣd の値は入力８２１の所の信号から任
意の高周波数ノイズをろ波するように選択されるべきで
ある。
【００３７】二次ＰＬＬ４の要求される安定性を得るた
めには、統治可能発振器８０’として使用される８．１
９２ＭＨｚＶＣＸＯに対する適当な伝達定数は５ｐｐｍ
／Ｖである。ＰＬＬ回路５の要求される分解能が±０．
０１ｐｐｍである場合は、デジタルフィルタ７０’及び
位相検出器６０’の出力は少なくとも９ビット幅を要す
る。５ｐｐｍ／０．０１ｐｐｍ＝５００ステップであ
り、これが９ビットによってカバーされる。
めには、統治可能発振器８０’として使用される８．１
９２ＭＨｚＶＣＸＯに対する適当な伝達定数は５ｐｐｍ
／Ｖである。ＰＬＬ回路５の要求される分解能が±０．
０１ｐｐｍである場合は、デジタルフィルタ７０’及び
位相検出器６０’の出力は少なくとも９ビット幅を要す
る。５ｐｐｍ／０．０１ｐｐｍ＝５００ステップであ
り、これが９ビットによってカバーされる。
【００３８】図５に示される本件発明のもう一つの実施
例は二次ＰＬＬ４による入力異常に対する不変的応答性
を向上させる。図５は修正回路（correction circuit）
１８０を示すが、この回路は、二次ＰＬＬ４が迷走状態
（runaway condition ）において入力信号Ｖ0 に基づい
て出力信号Ｖ02を生成する確率を大きく低減させる。一
次ＰＬＬ３がそれに位相ロックされている基準信号Ｖre
f が中断され、回路がスケーリングされた出力信号Ｖ02
／Ｎ2 に切り替わると、一次ＰＬＬ３は極端な状況を起
こし、周波数迷走（frequency runaway ）を開始する。
迷走状態が発生した直後から、出力信号Ｖ02の周波数
は、二次ＰＬＬ４の出力信号Ｖo2がスケーリングされた
信号Ｖ0 ／Ｎ1 に位相ロックされているために、迷走信
号Ｖ0 の周波数にゆっくりと、増分的に追従する。この
ため、切り替わった後に、二次ＰＬＬ４のＶ02出力は、
基準信号Ｖref の周波数とは少し異なる周波数を持つ。
こうして、ホールドオーバモードにおいては、一次ＰＬ
Ｌ３が二次ＰＬＬ４のずれたＶ02周波数にロックされて
いるために、望ましくない結果が発生する。
例は二次ＰＬＬ４による入力異常に対する不変的応答性
を向上させる。図５は修正回路（correction circuit）
１８０を示すが、この回路は、二次ＰＬＬ４が迷走状態
（runaway condition ）において入力信号Ｖ0 に基づい
て出力信号Ｖ02を生成する確率を大きく低減させる。一
次ＰＬＬ３がそれに位相ロックされている基準信号Ｖre
f が中断され、回路がスケーリングされた出力信号Ｖ02
／Ｎ2 に切り替わると、一次ＰＬＬ３は極端な状況を起
こし、周波数迷走（frequency runaway ）を開始する。
迷走状態が発生した直後から、出力信号Ｖ02の周波数
は、二次ＰＬＬ４の出力信号Ｖo2がスケーリングされた
信号Ｖ0 ／Ｎ1 に位相ロックされているために、迷走信
号Ｖ0 の周波数にゆっくりと、増分的に追従する。この
ため、切り替わった後に、二次ＰＬＬ４のＶ02出力は、
基準信号Ｖref の周波数とは少し異なる周波数を持つ。
こうして、ホールドオーバモードにおいては、一次ＰＬ
Ｌ３が二次ＰＬＬ４のずれたＶ02周波数にロックされて
いるために、望ましくない結果が発生する。
【００３９】図５の修正回路１８０は一次ＰＬＬ３が迷
走状態に入ったときに出力信号Ｖ02のドリフトを阻止す
るために適当な回路である。図５に示されるように、ル
ープフィルタ７０（図１に示される）の出力信号ＶFE2
は電圧総和器１８１の第一の入力１８１に加えられる。
電圧総和器１８１は統治可能発振器８０の制御端子８１
に接続される。統治可能発振器８０は図１の二次ループ
４の出力信号Ｖ02を生成する。発振器の出力信号Ｖ02は
メモリデバイス１８７に接続されたマイクロコントロー
ラ１８６に加えられる。マイクロコントローラ１８６
は、修正信号ＶCを生成し、これは電圧総和器１８１の
第二の入力１８９に加えられる。
走状態に入ったときに出力信号Ｖ02のドリフトを阻止す
るために適当な回路である。図５に示されるように、ル
ープフィルタ７０（図１に示される）の出力信号ＶFE2
は電圧総和器１８１の第一の入力１８１に加えられる。
電圧総和器１８１は統治可能発振器８０の制御端子８１
に接続される。統治可能発振器８０は図１の二次ループ
４の出力信号Ｖ02を生成する。発振器の出力信号Ｖ02は
メモリデバイス１８７に接続されたマイクロコントロー
ラ１８６に加えられる。マイクロコントローラ１８６
は、修正信号ＶCを生成し、これは電圧総和器１８１の
第二の入力１８９に加えられる。
【００４０】動作において、マイクロコントローラ１８
６は、統治可能発振器出力信号Ｖ02の周波数をかなり長
い時間期間を通じて与えられた時間間隔にてサンプリン
グし、こうしてサンプリングされた周波数値をメモリデ
バイス１８７内に格納する。マイクロコントローラ１８
６は、次に、メモリデバイス１８７内に格納されたサン
プリングされた値に基づいて適当なアルゴリズムを使用
して修正信号ＶC を生成する。このアルゴリズムは、サ
ンプリングされた周波数の平均に基づくことも、あるい
は他の最適合最新（best-fit latest ）周波数技法に基
づくこともできる。修正信号ＶC を生成するために適当
なルーチンが図６に示される。
６は、統治可能発振器出力信号Ｖ02の周波数をかなり長
い時間期間を通じて与えられた時間間隔にてサンプリン
グし、こうしてサンプリングされた周波数値をメモリデ
バイス１８７内に格納する。マイクロコントローラ１８
６は、次に、メモリデバイス１８７内に格納されたサン
プリングされた値に基づいて適当なアルゴリズムを使用
して修正信号ＶC を生成する。このアルゴリズムは、サ
ンプリングされた周波数の平均に基づくことも、あるい
は他の最適合最新（best-fit latest ）周波数技法に基
づくこともできる。修正信号ＶC を生成するために適当
なルーチンが図６に示される。
【００４１】修正信号ＶC がループフィルタ出力ＶFE2
と総和され、統治可能発振器８０の出力信号を制御する
信号が生成される。修正回路１８０はかなり長い時間期
間を通じての出力信号Ｖ02に基づいて修正信号ＶC を生
成する。例えば、ＶＣＸＯ出力Ｖ02が５時間を通じて一
分に一回サンプリングされ、メモリデバイス１８７が３
００のメモリ位置を持つ場合、こうして生成された修正
信号は前の５時間に対する出力信号Ｖ02に基づく。さら
に、５時間以上の出力信号Ｖ02のサンプリングは、十分
に長い歴史信号を利用することとなり、これが一次ルー
プ回路３の最近の迷走状態に殆ど影響されないようにす
る。
と総和され、統治可能発振器８０の出力信号を制御する
信号が生成される。修正回路１８０はかなり長い時間期
間を通じての出力信号Ｖ02に基づいて修正信号ＶC を生
成する。例えば、ＶＣＸＯ出力Ｖ02が５時間を通じて一
分に一回サンプリングされ、メモリデバイス１８７が３
００のメモリ位置を持つ場合、こうして生成された修正
信号は前の５時間に対する出力信号Ｖ02に基づく。さら
に、５時間以上の出力信号Ｖ02のサンプリングは、十分
に長い歴史信号を利用することとなり、これが一次ルー
プ回路３の最近の迷走状態に殆ど影響されないようにす
る。
【００４２】図６は図５のマイクロコントローラ１８６
内で使用するために適当なアルゴリズムに対する流れ図
６００である。図６に示されるように、ステップ６１０
において、最初に値Ｋ及びFLAGが０にリセットされる。
ステップ６２０において、値Ｋが増分される。ステップ
６３０において、出力信号Ｖ02の周波数がサンプリング
され、ステップ６４０において対応する周波数値がメモ
リデバイス１８７の位置Ｋ内に格納される。
内で使用するために適当なアルゴリズムに対する流れ図
６００である。図６に示されるように、ステップ６１０
において、最初に値Ｋ及びFLAGが０にリセットされる。
ステップ６２０において、値Ｋが増分される。ステップ
６３０において、出力信号Ｖ02の周波数がサンプリング
され、ステップ６４０において対応する周波数値がメモ
リデバイス１８７の位置Ｋ内に格納される。
【００４３】ステップ６５０において、ＫがＫmax に等
しいことが検出された場合は、ステップ６６０において
値FLAGが１にセットされ、その後ルーチンはステップ６
７０に進む。ステップ６７０において、値FLAGがテスト
され、FLAGが１に等しくない場合は、ルーチンはステッ
プ６２０に戻り、ここでＫが増分される。他方、FLAG値
が１に等しい場合は、ステップ６８０において、周波数
平均ｆavg がメモリデバイス１８７内に格納された周波
数値から取られる。ステップ６９０において、新たな修
正電圧ＶC がサンプリングされた周波数の平均に基づい
て生成される。ステップ７００において、Ｋがテストさ
れ、これがＫmax に等しい場合は、ステップ７１０にお
いてＫが０にリセットされ、その後ルーチンはステップ
６２０に戻る。
しいことが検出された場合は、ステップ６６０において
値FLAGが１にセットされ、その後ルーチンはステップ６
７０に進む。ステップ６７０において、値FLAGがテスト
され、FLAGが１に等しくない場合は、ルーチンはステッ
プ６２０に戻り、ここでＫが増分される。他方、FLAG値
が１に等しい場合は、ステップ６８０において、周波数
平均ｆavg がメモリデバイス１８７内に格納された周波
数値から取られる。ステップ６９０において、新たな修
正電圧ＶC がサンプリングされた周波数の平均に基づい
て生成される。ステップ７００において、Ｋがテストさ
れ、これがＫmax に等しい場合は、ステップ７１０にお
いてＫが０にリセットされ、その後ルーチンはステップ
６２０に戻る。
【００４４】このルーチン６００はサンプリングされた
周波数のローリング平均（rollingaverage ）に基づい
て新たな修正電圧ＶC を生成する。ステップ６５０−６
７０は、単に、修正電圧ＶC が生成される前に十分な数
のサンプルが取られていることを保証する。このシーケ
ンスが要求される量の出力信号Ｖ02の歴史が利用される
ように十分に長い時間期間を通じて所定の時間間隔、例
えば、毎分１度遂行される。
周波数のローリング平均（rollingaverage ）に基づい
て新たな修正電圧ＶC を生成する。ステップ６５０−６
７０は、単に、修正電圧ＶC が生成される前に十分な数
のサンプルが取られていることを保証する。このシーケ
ンスが要求される量の出力信号Ｖ02の歴史が利用される
ように十分に長い時間期間を通じて所定の時間間隔、例
えば、毎分１度遂行される。
【００４５】本件発明が一次ＰＬＬ３及び二次ＰＬＬ４
に対する特定の実現との関係で説明されたが、本件発明
は他のデジタルあるいはアナログＰＬＬループ構成を使
用して構成することもできることは明白である。
に対する特定の実現との関係で説明されたが、本件発明
は他のデジタルあるいはアナログＰＬＬループ構成を使
用して構成することもできることは明白である。
【図１】本件発明に従う位相ローツクループ回路の略図
である。
である。
【図２】図１の位相ロックループ回路の一次ループ内で
使用することができる位相検出器の略図である。
使用することができる位相検出器の略図である。
【図３】図１の位相ロックループ回路の一次ループ内で
使用するのに適するフィルタ回路の一つの実施例の略図
である。
使用するのに適するフィルタ回路の一つの実施例の略図
である。
【図４】図１の位相ロックループ回路の二次ループ内に
作用するのに適する電圧制御水晶発振器に対する制御回
路の略図である。
作用するのに適する電圧制御水晶発振器に対する制御回
路の略図である。
【図５】図１の位相ロックループの二次ループ内で使用
することが適当である統治可能発振器に対する修正回路
の略図である。
することが適当である統治可能発振器に対する修正回路
の略図である。
【図６】図５の修正回路内に実現されるのに適当なルー
チンの流れ図である。
チンの流れ図である。
１ ＰＬＬ回路 ３ 一次ＰＬＬ回路 ４ 二次ＰＬＬ回路 ８ 信号感知回路 １０ 制御可能スイッチ １１ 制御入力 １２ 第一の極 １３ 極 １４ 極 １５ 極 ２０ 位相検出器 ３０ ループフィルタ １８０ 修正回路 ２１０ 排他的ＯＲ ３３０ 演算増幅器 ８２０ 制御回路
フロントページの続き (72)発明者 ヘンドリカス マリア ハイアシンザス ボンテコー オランダ国，シーティー ハイゼン 1275，ローヴステイン 10
Claims (18)
- 【請求項１】 局部クロック信号を基準クロック信号に
基づいて生成するホールドオーバモードを有する周波数
シンセサイザ回路であって、この回路が、 入力及び出力を有する一次位相ロックループ回路と、 入力及び出力を有し、該入力が該一次ループの出力に接
続されている二次位相ロックループ回路と、 一次ループの入力を基準クロック信号あるいは二次ルー
プの出力に接続する適応可能なスイッチとを含み、該ス
イッチは、一次ループの入力を、基準クロック信号が存
在するときは基準クロック信号に接続し、基準クロック
信号が中断あるいは不在のときは二次ループの出力に接
続することを特徴とするホールドオーバモードを有する
周波数シンセサイザ回路。 - 【請求項２】 請求項１に記載の回路において、該一次
位相ロックループと二次位相ロックループの各々は、 第一と第二の入力及び出力を有し、該第一の入力はルー
プの入力であり、その入力における信号の位相差に対応
するエラー信号をその出力で生成する位相検出器と、 入力と出力とを有し、該入力が位相検出器の出力に接続
されているループフィルタと、 中心周波数と制御端子と出力とを有し、該制御端子がフ
ィルタの出力に接続され、発振器出力がループの出力で
ある統治可能発振器と、 入力及び出力を有し、該入力が該統治可能発振器の出力
に接続され、分割器出力が位相検出器の第二の入力に接
続されている周波数分割器とからなることを特徴とする
ホールドオーバモードを有する周波数シンセサイザ回
路。 - 【請求項３】 請求項２に記載の回路において、該一次
及び二次ループの統治可能発振器の中心周波数が基準ク
ロック周波数の倍数であることを特徴とする請求項２に
記載のホールドオーバモードを有する周波数シンセサイ
ザ回路。 - 【請求項４】 請求項２に記載の回路において、該二次
ループのループフィルタが狭帯域幅であることを特徴と
するホールドオーバモードを有する周波数シンセサイザ
回路。 - 【請求項５】 請求項２に記載の回路において、該一次
ループの位相検出器は、 第一と第二の入力及び出力を有し、第一の入力が一次ル
ープへの入力であり、第二の入力が一次ループの統治可
能発振器の出力に接続されている排他的ＯＲゲートと、 開始／停止端子、リセット端子及びデジタル出力を有
し、該開始／停止端子が排他的ＯＲゲートの出力に接続
され、該リセット端子が一次ループの統治可能発振器の
出力に接続されているカウンタと、 デジタル入力及びアナログ出力を有し、デジタル入力が
カウンタの出力に接続され、アナログ出力が一次ループ
のループフィルタに接続されているデジタル／アナログ
変換器とからなることを特徴とするホールドオーバモー
ドを有する周波数シンセサイザ回路。 - 【請求項６】 請求項２に記載の回路において、該ルー
プフィルタが低域通過フィルタであることを特徴とする
ホールドオーバモードを有する周波数シンセサイザ回
路。 - 【請求項７】 請求項２に記載の回路において、該一次
及び二次統治可能発振器が電圧制御水晶発振器であるこ
とを特徴とするホールドオーバモードを有する周波数シ
ンセサイザ回路。 - 【請求項８】 請求項２に記載の回路において、該二次
ループの統治可能発振器が温度補償水晶発振器であるこ
とを特徴とするホールドオーバモードを有する周波数シ
ンセサイザ回路。 - 【請求項９】 請求項２に記載の回路において、該二次
ループの位相検出器がその二つの入力の位相差に対応す
るデジタル出力を有し、該二次ループのループフィルタ
がデジタルフィルタであることを特徴とするホールドオ
ーバモードを有する周波数シンセサイザ回路。 - 【請求項１０】 請求項９に記載の回路において、該二
次ループの位相検出器が、 第一と第二の入力及び出力を有し、該第一の入力が該二
次ループの入力であり、該第二の入力が二次ループの統
治可能発振器の出力に接続されている排他的ＯＲゲート
と、 開始／停止端子、リセット端子及びデジタルカウント出
力を有し、該開始／停止端子が該排他的ＯＲゲートの出
力に接続され、該リセット端子が該二次ループの統治可
能発振器の出力に接続され、そしてデジタルカウント出
力が位相検出器の出力に接続されているカウンタからな
ることを特徴とするホールドオーバモードを有する周波
数シンセサイザ回路。 - 【請求項１１】 請求項１０に記載の回路において、入
力及び出力を持つデジタル／アナログ変換器をさらに含
み、該入力がデジタルフィルタの出力に接続され、該出
力が統治可能発振器の制御端子に接続されることを特徴
とするホールドオーバモードを有する周波数シンセサイ
ザ回路。 - 【請求項１２】 請求項１０に記載の回路において、該
統治可能発振器の制御端子に接続された信号スケーリン
グ回路をさらに含み、該信号スケーリング回路は、ろ波
されたエラー信号の振幅を統治可能発振器の入力レンジ
制約内に比例的にスケーリングすることを特徴とするホ
ールドオーバモードを有する周波数シンセサイザ回路。 - 【請求項１３】 請求項２に記載の回路において、該フ
ィルタが位相検出器のオフセット電圧を補償することを
特徴とするホールドオーバモードを有する周波数シンセ
サイザ回路。 - 【請求項１４】 請求項１に記載の回路において、該二
次ループの位相ロック出力が長い時間期間を通じての一
次ループのサンプリングされた出力に基づくことを特徴
とするホールドオーバモードを有する周波数シンセサイ
ザ回路。 - 【請求項１５】 請求項１に記載の回路において、該ス
イッチが制御可能スイッチであり、該回路がさらに、 基準信号を受信するように適応された信号感知回路を含
み、該信号感知回路が基準信号が存在すると感知された
ときスイッチを第一の位置にし、基準信号が不在である
と感知されたときスイッチを第二の位置にするように制
御可能スイッチに接続されることを特徴とするホールド
オーバモードを有する周波数シンセサイザ回路。 - 【請求項１６】 中断されることがある基準クロック信
号に基づいて局部クロック信号を生成及び位相ロックす
る回路であって、この回路が、 第一と第二の入力及び出力を有し、第一の入力が基準ク
ロック信号を受信するように適応可能である作動可能ス
イッチと、 第一と第二の入力及び出力を有し、第一の入力が該スイ
ッチの出力に接続されている第一の位相検出器と、 入力と出力を有し、該入力が該第一の位相検出器の出力
に接続されている第一のフィルタ回路と、 制御端子と出力を有し、該制御端子が該第一のフィルタ
の出力に接続され、該出力が該回路の出力である第一の
統治可能発振器と、 入力と出力を有し、該入力が第一の発振器の出力に接続
され、そして該出力が該第一の位相検出器の該第二の入
力に接続されている第一の周波数分割器と、 第一と第二の入力及び出力を有し、該第一の入力が該第
一の周波数分割器の出力に接続されている第二の位相検
出器と、 入力及び出力を有し、該入力が該第二の位相検出器の出
力に接続されている第二のフィルタ回路と、 制御端子及び出力を有し、該制御端子が該第二のフィル
タの出力に接続され、該出力が該回路の出力である第二
の統治可能発振器と、 入力と出力を有し、該入力が第二の発振器の出力に接続
され、該出力が該スイッチの第二の入力に接続され、該
スイッチが該出力を、基準クロック信号が存在するとき
該第一の入力に接続し、基準クロック信号が中断された
あるいは不在のとき該第二の入力に接続する第二の周波
数分割器とからなることを特徴とする回路。 - 【請求項１７】 基準クロック信号に基づいて局部クロ
ック信号を生成及び位相ロッキングする方法であって、
この方法が、 基準クロック信号に基づいて位相ロックされた第一の局
部クロック信号を生成する段階と、 該第一の局部クロック信号に基づいて位相ロックされた
第二のクロック信号を生成する段階と、 基準クロック信号が中断されたあるいは失われたとき第
一の局部クロック信号の基準を基準クロック信号から第
二の局部クロック信号にスイッチする段階とからなるこ
とを特徴とする局部クロック信号を生成及び位相ロッキ
ングする方法。 - 【請求項１８】 請求項１６に記載の方法において、基
準クロック信号が再確立されたとき第一の局部クロック
信号の基準を第二の局部クロック信号から基準クロック
信号に戻す段階がさらに含まれることを特徴とする請求
項１６の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14763193A | 1993-11-05 | 1993-11-05 | |
| US147631 | 1993-11-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193497A true JPH07193497A (ja) | 1995-07-28 |
Family
ID=22522296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6270086A Withdrawn JPH07193497A (ja) | 1993-11-05 | 1994-11-04 | ホールドオーバモードを持つ位相ロックループ回路のための方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5572167A (ja) |
| EP (1) | EP0652642B1 (ja) |
| JP (1) | JPH07193497A (ja) |
| CA (1) | CA2130871C (ja) |
| DE (1) | DE69424373T2 (ja) |
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