JPH0824261B2 - Ｐｌｌ監視回路 - Google Patents

Ｐｌｌ監視回路

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JPH0824261B2
JPH0824261B2 JP62288624A JP28862487A JPH0824261B2 JP H0824261 B2 JPH0824261 B2 JP H0824261B2 JP 62288624 A JP62288624 A JP 62288624A JP 28862487 A JP28862487 A JP 28862487A JP H0824261 B2 JPH0824261 B2 JP H0824261B2
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circuit
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は位相ロツク・ループ回路（phaselocked loop
circuit−PLL）を監視し、且つ位相ロツク・ループ回
路のロツク状態を回復する方法及び装置に係り、より具
体的に言えば、本発明は、データのストリーム、特にノ
ン・リターン・トウ・ゼロ（NRZ）データ・ストリーム
からクロツク信号を効果的に且つ信頼性を以つて取り出
すことに関する。
B.従来の技術 高速度で直列に転送されているデータ・ストリーム中
のデータをデコードするためには、データに関する調時
情報、即ちクロツク情報が取り出されねばならない。ク
ロツク情報は、データとは別個に転送することが出来る
し、あるいは、データから直接に取り出すことも出来
る。位相ロツク・ループ回路は、データ・ストリームか
らクロツク情報を直接に取り出すのにしばしば用いられ
る。通常、位相ロツク・ループ回路は位相検出器、低域
濾波器及び電圧制御発振器（voltage controlled−osci
llator−VCO）を含んでいる。PLLの閉ループ構成は、VC
O出力を入力信号の基本周波数に収斂させるので、回復
されたクロツク信号はVCOの出力端子において得ること
が出来る。
若し入力信号が正弦波形のような周期的な単純な波形
であれば、周期的信号の高調波は存在しないので、PLL
がその基本周波数をロツクすることは容易である。然し
ながら、入力信号がランダム・データである場合、ラン
ダム・データの基本周波数に加えて、その信号の多くの
高調波成分がスペクトルの内容の一部である。PLLは、
ランダム・データの高調波成分をロツクすることなく、
ランダム・データの基本周波数のみをロツクしなければ
ならない。それ故、PLLが高調波成分を誤つてロツクし
ないように、PLLの周波数獲得範囲は、ランダム・デー
タの基本周波数の付近に集中した狭い周波数帯に制限さ
れなければならない。
従来、PLLの素子は、PLLの獲得範囲（aquisition ran
ge）を限定するために、テスト過程において手操作の調
整を施すことなどにより、慎重に選ばれねばならなかつ
た。これは時間がかかり、且つ、高い費用を必要とする
仕事である。また、PLLの動作時間及び温度は、PLLが高
調波成分を誤つてロツクする程、充分な大きさまでPLL
の獲得範囲を拡大する。
狭い獲得範囲を有するPLLを使用して生ずる他の問題
は、PLL回路が始動する際に、ロツク状態を得ることに
困難があること、あるいは、例えばケーブルが引き抜か
れた場合のように、転送が妨害された場合、ロツク状態
に再度入ることに困難があることである。VCOの出力周
波数が獲得範囲内になければ、PLLは収斂することなく
漂遊して、しばしば入来データの基本周波数をロツクす
ることが出来なくなる。
ランダム・データを適当なロツク状態に維持するため
の問題は、ランダム・データ・ストリームがNRZデータ
・ストリームであるとき、更に困難になる。NRZデータ
は、データ・ストリームが転送される周波数におけるス
ペクトル周波数成分を必ずしも必要としない。NRZデー
タ・ストリームをPLLで処理させるには、PLLに、特別な
修正を施さなければならない。
加えて、NRZデータのエラー率は、好ましくは10-15程
度に、出来るだけ低く押える必要がある。このようなエ
ラー率を達成するためには、毎秒２億ビツトのデータ速
度で、１日24時間稼動のプロセツサにおいて、２乃至３
ヶ月間で１個のエラーしか許されない。このような低い
エラー率を達成するためには、PLLに特別の修正を施さ
ねばならない。
上述の問題を解決するために、幾つかの試みが行われ
て来た。米国特許第4365211号は主ループと初期化ルー
プを有するPLLを開示している。初期化ループは、周波
数ウインドウから外れたときに、主回路中に切換えられ
る。然しながら、この周波数ウインドウはコンデンサと
か抵抗のような精密でない素子を使つて発生されている
ので、精密で狭い周波数ウインドウを必要とするNRZデ
ータのようなランダム・データには使用することは出来
ない。
米国特許第4590602号はNRZデータ用として、広範囲な
クロツク回復回路を開示している。然しながら、この特
許発明は、データと回復クロツクとの間で90゜の位相差
を発生する90゜位相検出器を使つている。これは、入力
データがパルスの縁でストローブされるので、所望のエ
ラー率を越えるデータ・エラーを生じ、望ましいもので
はない。加えて、この監視回路は周波数の相異ではな
く、位相の相異を監視する。このアプローチは、入力デ
ータ・パターンと出力データ・パターン間の不感受性に
よつてループの始動には不向きである。
C.発明が解決しようとする問題点 本発明の目的は、PLL回路を監視し、狭い周波数ウイ
ンドウを逸脱したときを正確に決定し、ランダム・デー
タ・ストリームを迅速に効果的に再ロツクするために、
PLLを援助することにある。
本発明の他の目的は、狭い周波数ウインドウを逸脱し
たときを決定して、特別に設計されたPLL回路にNRZデー
タ・ストリームを迅速に効果的に再ロツクさせることに
ある。
D.問題点を解決するための手段 本発明の諸目的は本発明の監視回路及び回復回路によ
つて達成される。監視回路は、PLL回路の閉ループ内に
配置され、PLLが所定の狭い周波数ウインドウの外側で
動作したとき、周波数ウインドウから逸脱した状態を検
出し、且つ制御信号を発生する。回復回路は、無限大の
獲得範囲を有する位相周波数検出器を含み、そして、こ
の位相周波数検出器は監視回路からの制御信号に応答し
てPLLの通常の位相検出器と臨時に切換わる。PLLが所定
の狭い周波数ウインドウ内に復帰したことを監視回路が
決定したとき、PLL位相検出器はPLLループの中に切換え
られ、そして位相周波数検出器はPLLループから切り離
される。このようにして、PLL位相検出器は入来データ
・ストリームをロツクすることが出来る。良好な実施例
において、監視回路及び回復回路は特別に設計されたPL
L回路に接続されており、その特別設計のPLL回路は、入
力データ・パルスの中心部においてNRZデータをストロ
ーブするために、入来NRZデータと回復されたクロツク
との間の180゜の位相差を利用し、これによりデータの
エラー率を改善する。
E.実施例 第７図は基本的な位相ロツク・ループ（PLL）回路10
を示している。位相検出器12、低域濾波器13及び電圧制
御発振器（VCO）16がループの順方向信号路に沿つて接
続されている。出力ライン17の信号は位相検出器12へフ
イードバツクされている。VCO16は外部基準周波数（図
示せず）によつて制御されるフリー・ランニング（自
走）発振器である。VCO16の周波数はPLL出力ライン17を
介して位相検出器12へフイードバツクされる。位相検出
器12は、入力ライン11上の信号の入力周波数をPLLの出
力周波数と比較する。
位相検出器12の出力は、入力ライン11上の信号と出力
ライン17上の信号の周波数及び位相の差に比例した平均
直流電圧であり、通常、エラー信号と言われている。エ
ラー信号の高周波雑音は低域濾波器13によつて濾波され
る。次いで、濾波されたエラー信号は、VCO16へ供給さ
れ、ループを完成し、VCO16の周波数を調節して、VCOの
周波数と入力ライン上の入力信号の周波数との間の差を
減少する。VCO16が自身の周波数を変化し始めたとき、
ループ10は獲得状態（acquisition state）にある。
出力ライン17上に現われるVCO周波数が入力ライン11
上の入力信号の周波数と同じになるまで、ループ10は獲
得状態にとどまり、そしてVCO16が周波数を調節する過
程が連続する。これら２つの周波数が同じ（或る大きさ
の位相差を除いて）になると、ループはロツクされる、
換言すれば、同期状態にある。
ループ10が入力ラインの入力周波数の変化に追従する
範囲をロツク範囲と称する。ループ10が位相ロツクを獲
得する周波数範囲が獲得範囲である。ループ10の獲得範
囲はロツク範囲より常に小さい。VCOの周波数と入力ラ
インの周波数との差が大きすぎると、換言すればエラー
信号が余りにも大きいと、獲得範囲を越えてしまうの
で、低域濾波器はこの大きなエラー信号を通過しない。
入力ライン11上の入力信号が200メガヘルツの正弦波
信号の場合、純粋な正弦波信号の高調波を誤ってロツク
する危険はないから、ループ10の獲得範囲は無限大にな
りうる。獲得範囲が大きければ、ループ10は、始動する
際に入力信号を容易にロツクすることが出来る。
然しながら、入力ライン11上の入力信号がランダムな
デジタルデータ・ストリームの場合は、高調波を誤つて
ロツクする危険があるから、ループ10の獲得範囲は、正
弦波信号の場合よりも、遥かに狭い範囲に正確に設定し
なければならない。獲得範囲が狭い場合、ループ10は、
始動する間で入来信号をロツクすることが出来ない。
第１図は第７図のループ10の内部に接続された監視回
路20と回復回路40とを示す。監視回路20はPLLの出力ラ
イン17の周波数を監視し、そして、PLL10が所定の狭い
周波数ウインドウ内で動作しているか否かを決定する能
力を持つている。所定の狭い周波数ウインドウは、使用
される電子素子の製造公差を考慮に入れて、PLLの獲得
範囲よりも僅かに狭くされている。PLL10が所定の狭い
周波数ウインドウ内で動作していることを監視回路20が
決定した場合、出力ライン17の周波数は変化されずに位
相検出器12に達する。然しながら、PLL10が所定の狭い
周波数ウインドウを越えて動作していることを監視回路
20が決定した場合、回復回路40は付勢され、そして位相
検出器12は滅勢される。ループがロツクされていないこ
の状態、即ちアンロツク状態にあるとき、位相検出器12
は滅勢されるので、入力ライン11上のデータは停止され
る。ループが周波数ウインドウの範囲内で再び動作する
まで、即ち、周波数が位相検出器12の獲得範囲内に再び
戻り、これにより位相検出器12が再度付勢され且つ回復
回路40が滅勢されることを監視回路20が決定するまで、
回復回路40はループ回路内にとどまる。このようにし
て、位相検出器12は入来データの周波数をロツクする。
第２図はモニタ回路20及び回復回路40の細部を説明す
るための図である。PLL出力ライン17は排他的オア（XO
R）21の入力端子に接続されている。ライン22上の周波
数基準信号は入来データの転送速度に対応する。
XOR21は、ライン17上のPLL出力周波数と、ライン22上
の基準周波数との和及び差を含むデジタル信号を発生す
る。このデジタル信号は、PLL出力周波数と基準周波数
の和を濾波する低域濾波器23を通る。低域濾波器23の出
力端子の信号は、PLL出力周波数と基準周波数との差の
周波数のアナログ信号である。次に、このアナログ信号
は比較器24によつてデジタル信号に変換され、そのデジ
タル信号は位相周波数検出器27の入力ライン26に到達す
る。比較器24は、周波数基準ライン22の信号と、PLL出
力ライン17上の信号が同期して誤つたトリガ動作を起さ
ないように、ヒステリシスを使つている。
ライン22上の周波数基準信号は、ライン29上に現われ
る信号の周波数がPLL回路の獲得範囲よりも僅かに狭く
なるように、分圧器28によつて分割される。ライン29に
現われる信号の周波数は周波数ウインドウを決定する。
従つて、位相周波数検出器27は、PLL出力周波数と基準
周波数の差の周波数を表わす信号を入力ライン26上に持
ち、そして、周波数ウインドウを表わす信号を入力ライ
ン29上に持つている。位相周波数検出器27は入力ライン
26の信号と入力ライン29の信号とを比較する。
入力ライン26の信号が入力ライン29の信号よりも高い
周波数を持つていた場合、PLL出力信号と周波数基準信
号との差の周波数が周波数ウインドウを越えているか
ら、PLL回路は所定の狭い周波数ウインドウの範囲外で
動作している。従つて、再トリガ可能のシングル・シヨ
ツト31が禁止ライン32を付勢する。再トリガ可能のシン
グル・シヨツト31を使用することによつて、周波数ウイ
ンドウ状態から外れている間で禁止ライン32が滅勢にな
るのを防ぐ。
PLLが所定の狭い周波数ウインドウ外で動作している
とき、即ち禁止ライン32が付勢されたとき、位相検出器
12はオフに転じ、位相周波数検出器41はオンに転ずる。
従つて、位相周波数検出器41はPLL回路中で位相検出器1
2と効果的に交代する。位相周波数検出器41はライン22
上の周波数基準信号とPLL出力17の信号とを比較する。
位相周波数検出器41は無限大の獲得範囲を有しており、
そしてVCO16の周波数はライン22上の周波数基準信号の
周波数に近づくよう連続して調節される。
監視回路20は、位相周波数検出器41が位相検出器12と
交代している間、PLLを監視し続ける。位相周波数検出
器27の入力ライン26の周波数が入力ライン29の周波数よ
りも小さくなつたとき、PLL出力信号と、周波数基準信
号との差が位相検出器12の獲得範囲より小さくなるの
で、PLL回路は周波数ウインドウの範囲内に戻り、従つ
て位相検出器12の獲得範囲に復帰する。かくして、再ト
リガ可能シングル・シヨツト31は禁止ライン32を滅勢す
る。
禁止ライン32が滅勢されたとき、即ち周波数ウインド
ウ状態の範囲内にあることが示されたとき、位相検出器
12はオンに復帰し、位相周波数検出器41はオフに転じ
る。位相検出器12はPLL回路内において、位相周波数検
出器41と交代する。かくして、PLL回路はその獲得範囲
内にあるから、位相検出器12は適当な周波数をロツクす
ることが出来る。
本発明の１実施例の動作の簡単な例を以下に説明す
る。ランダムなデータが200メガビツト／秒の速度で入
力ライン11を介して位相検出器12に供給されるものと仮
定する。このような高速度のデータを再生するクロツク
を動作するために、VCO16は200メガヘルツで動作しなけ
ればならない。また、ライン22上の周波数基準信号は20
0メガヘルツで動作する。位相検出器12は1.5メガヘルツ
の獲得範囲を有するものと仮定する。1.5メガヘルツの
獲得範囲は基本周波数スペクトル成分に近接した高調波
によつて充分に狭い範囲である。この1.5メガヘルツの
獲得範囲は、位相検出器12だけが何らかの出発周波数か
ら1.5メガヘルツまでVCO16を動作させる能力を有してお
り、従つて、入来データをロツクするために、VCO16は2
00メガヘルツの1.5メガヘルツ内に初期化されねばなら
ないことを意味する。
周波数ウインドウを決めるために、位相周波数検出器
27の入力ライン29は位相検出器12の1.5メガヘルツ獲得
範囲よりも小さな周波数を供給されなければならない。
従つて、１メガヘルツのウインドウが適当である。ライ
ン22上の周波数基準信号の周波数は200メガヘルツだか
ら、分割器28は入力信号を200分の１に分割しなければ
ならない。
初期化時において、VCO16は50メガヘルツで初期化す
るものと仮定する。この50メガヘルツの周波数は200メ
ガヘルツの1.5メガヘルツではない、即ち位相検出器12
の獲得範囲内ではないから、適正な回復はこの周波数で
は達成することが出来ない。XOR21の出力は、PLL出力ラ
イン17の周波数（50メガヘルツ）及びライン22上の周波
数基準信号（200メガヘルツ）の和及び差、即ち夫々250
メガヘルツと150メガヘルツを含んでいる。低域濾波器2
4は250メガヘルツの周波数成分を除去する。従つて、15
0メガヘルツの信号が位相周波数検出器27の入力ライン2
6に供給される。入力ライン29は、周波数ウインドウ、
即ち１メガヘルツの周波数を有する信号を含んでいる。
入力ライン26の信号は入力ライン29の信号よりも大きい
ので、位相周波数検出器は、PLLが１メガヘルツの周波
数ウインドウの範囲外で動作していることを決定し、そ
して、禁止ライン32を付勢し、これにより、位相検出器
12を遮断し且つ位相周波数検出器41をオンに転ずる。
無限大の獲得範囲を有し且つ200メガビツト周波数基
準信号を入力に有する位相周波数検出器41は現在、PLL
回路の一部である。現在50メガヘルツにあるVCO16の周
波数は増加して、200メガヘルツに近づき始める。PLL出
力ライン17に現われる信号の周波数が199メガヘルツを
越えると、位相周波数検出器27の入力ライン26の信号の
周波数は入力ライン29に現われる信号の周波数よりも小
さくなるので、PLLが１メガヘルツのウインドウの範囲
内にあること、即ち位相検出器12の1.5メガヘルツ獲得
範囲内にあることを表示する。かくして、禁止ライン32
は滅勢され、従つて、位相周波数検出器41はオフに転
じ、位相検出器12はオンに転ずる。VCO16は、今や、位
相検出器12の獲得範囲内にあるから、PLL回路は入力ラ
イン11上に供給された毎秒200メガビツトのデータをロ
ツクすることが出来る。
監視回路及び回復回路を用いた本発明の実施例が第３
図に示されており、この回路は、NRZデータ用として修
正された特別仕様のPLL回路を有している。第３図にお
いて、監視回路20及び回復回路60に接続されたPLL回路5
0が示されている。周波数倍増器51は位相検出器52の獲
得範囲を拡大する。また。周波数倍増器51は、動作を最
適化するため、位相検出器52により必要とされる狭い幅
のパルスを発生する。この２倍にされた周波数信号は位
相検出器52に供給される。この位相検出器52、即ちセツ
ト／リセツト・ラツチの細部は第４図に示されている。
位相検出器52の出力は、周波数倍増器51からの入力信
号と、位相ロツク・ループ出力ライン57の信号との間の
デジタル・エラー信号を発生する。データ・ラツチ53
は、位相検出器52の出力をストローブすることによつ
て、ランダムなNRZデータ・ストリームに固有の喪失パ
ルスを感知する。
この実施例のPLLは、入来NRZデータ及び回復クロツク
間の180゜の位相差を利用する。従つて、データはデー
タ・パルスの中心部においてストローブされるので、入
力データを再生するための最善のストローブ点を与え、
データのエラー率を改善する。この180゜の位相差は電
流ポンプ54によつて達成される。真数表及び電流ポンプ
54の細部の回路は第５図に示されている。電流ポンプ54
は、第５図の真数表に示されたように、位相検出器52か
らの入力（PD入力）と、データ・ラツチ53からの入力
（DL入力）と、モニタ回路20の禁止ライン32からの入力
とに応答する。NRZデータ・ストリーム中でパルスの喪
失が発生すると、PD入力は０であり且つDL入力は０であ
る。従つて、電流ポンプ54の出力は０であるから、喪失
パルスに起因する電流ポンプの団塊的な位相エラーを回
避することが出来る。データパルスが回復するまで、電
流ポンプ54はオフにとどまる（出力は０である。）一連
の喪失パルスの後の最初のパルスを受け取つたとき、電
流ポンプ54の出力は、データ・ラツチ53の遅延によつて
作られる付加的な位相エラーを訂正するために、電流振
幅が２倍（2I）にされる。NRZデータ・ストリームから
の後続するパルスは、ビツト「０」及び「１」を受け取
つたとき、電流ポンプ54の出力を−Ｉと＋Ｉの間で切換
える。
アンド・ゲート59及び遅延素子58がVCO16の出力を整
形して、出力ライン57を介して狭いパルスを位相検出器
52へ供給し、PLL回路50を完成する。
位相検出器52はNRZデータ・ストリームの基本周波数
の付近に中心を持つ狭い獲得範囲を有している。ランダ
ムなNRZデータ・ストリームにおいては基本周波数に近
接した多くのスペクトル高調波の周波数があるから、こ
の狭い獲得範囲は、ランダムNRZデータ・ストリームに
は特に重要である。既に説明したように、監視回路20は
位相ロツク・ループ回路を監視するために動作し、そし
て、位相ロツク・ループ回路50が周波数ウインドウを越
えて動作しているか否かの決定に従つて禁止ライン32を
付勢する。禁止ライン32が付勢されたとき、電流ポンプ
54はオフに転じ、位相検出器52はオフになる。次に、電
流ポンプ61はオンになり、居相周波数検出器62及び電流
ポンプ61は、PLL回路中の位相検出器52及び電流ポンプ5
4と交代する。電流ポンプ61の回路の細部を第６図に示
してある。また、その回路の真理値表は以下のとおりで
ある。
前に述べたのと同様に、位相周波数検出器62は、無限
に広い獲得範囲を有しており、そして、入来データ・ス
トリームの基本周波数に対応した周波数で動作するライ
ン22上の周波数基準信号によつて制御される。位相周波
数検出器62及び電流ポンプ61はPLL回路50を周波数ウイ
ンドウ内に連れ戻して、位相検出器52の獲得範囲を回復
する。監視回路20が上述のことが起きたのを検出する
と、禁止ライン32は滅勢され、従つて電流ポンプ61及び
関連した位相周波数検出器62をオフにし、そして電流ポ
ンプ54及び関連した位相検出器52をオンにする。かくし
て、位相検出器52は、周波数倍増器51によつて２倍にさ
れた入来データ・ストリームの周波数をロツクする。
以上、本発明の良好な実施例について説明して来た
が、それらについて、本発明の技術的思想の範囲内で幾
多の変更を施すことが出来る。例えば、実施例に示した
監視回路及びロツク回復回路は、連送されるコード、あ
るいはその周波数とは関係なしに、広範囲にわたる高調
波成分を含むコードに対して、ループの始動を必要とす
る任意の位相ロツク・ループに適用することが可能であ
る。ここに、開示された回路は、光データ伝送のような
高速度の装置に特に適しており、リターン・トウ・ゼロ
やノン・リターン・トウ・ゼロや、分割位相などの如き
現用のコード化形式で制限されるものではない。
F.発明の効果 以上説明したように、本発明に従つた装置は、PLLを
監視して、狭い周波数ウインドウから逸脱したことを正
確に決定することによつて、PLL回路がランダムなデー
タ・ストリームを迅速に且つ効果的にロツクすることを
可能とする。
【図面の簡単な説明】
第１図は基本的なPLL回路のループ中で切換えられる、
本発明の監視回路及び回復回路を示す図、第２図は第１
図の監視回路と回復回路の特定の素子を示す図、第３図
はNRZデータ・ストリームを処理するのに使うことの出
来る修正されたPLL回路に接続された他の型の監視回路
及び回復回路を示す図、第４図は第３図の位相検出器の
細部の回路を示す図、第５図乃至第６図は第３図の電流
ポンプ細部の回路を示す図、第７図は基本的なPLL回路
を示す図である。 10……PLL回路、11……入力ライン、12……位相検出
器、13……低域濾波器、16……電圧制御発振器（VC
O）、20……監視回路、22……周波数基準信号、27、41
……位相周波数検出器、31……再トリガ可能シングル・
シヨツト、40……回復回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】位相ロック・ループ（PLL）回路を監視
    し、該PLL回路の動作を、予定の周波数ウインドウ内に
    回復させるためのものであり、入力と、狭い獲得範囲を
    もつ位相検出器と、第１の低域フィルタと、電圧制御発
    振器と、出力をもつPLL監視回路であって、 （ａ）上記PLL回路の出力と、上記位相検出器に接続さ
    れ、上記PLL回路を監視して、上記PLL回路が上記予定の
    周波数ウインドウから外れているときに第１の制御信号
    を出力し、上記PLL回路が上記予定の周波数ウインドウ
    内にあるときに第２の制御信号を出力し、上記位相検出
    器を、該第２の制御信号に応答してイネーブルするため
    の監視手段を具備し、 該監視手段は、 （a1）第１の周波数基準信号源と、 （a2）上記PLLのループの外にあり、上記PLL回路の出力
    と上記第１の周波数基準信号源に接続され、上記PLL回
    路の出力周波数と上記第１の周波数基準信号の周波数を
    比較するための比較手段と、 （a3）上記PLLのループの外にあり、上記比較手段に接
    続され、上記出力周波数と上記第１の周波数基準信号の
    間の差が、上記予定の周波数ウインドウから外れた時を
    検出して上記第１の制御信号を出力し、上記出力周波数
    と上記第１の周波数基準信号の間の差が、上記予定の周
    波数ウインドウ内にある時を検出して上記第２の制御信
    号を出力するための検出手段をもち、 上記PLL監視回路は、さらに、 （ｂ）上記監視手段と上記低域フィルタの入力に接続さ
    れ、上記第１の制御信号に応答してイネーブルされ、上
    記PLL回路が上記予定の周波数ウインドウ内にある時上
    記PLL回路の動作を回復するための回復手段を具備し、 上記回復手段は、 （b1）広い獲得範囲を有し、第１及び第２の入力と出力
    をもち、該第１の入力は上記第１の周波数基準信号源に
    接続され、上記第２の入力は、上記PLL回路の出力に接
    続され、上記第１の制御信号に応答してイネーブルされ
    る位相周波数検出器を有するものである、 PLL監視回路。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2223136B (en) * 1988-03-28 1992-10-14 Plessey Co Plc Broad band vco control system for clock recovery
US4942370A (en) * 1988-04-08 1990-07-17 Ricoh Company, Ltd. PLL circuit with band width varying in accordance with the frequency of an input signal
DE3816696A1 (de) * 1988-05-17 1989-11-30 Philips Patentverwaltung Schaltungsanordnung zum synchronisieren eines in der frequenz steuerbaren oszillators
FR2635623B1 (fr) * 1988-08-19 1990-11-09 Philips Nv Dispositif de synchronisation sur des paquets de donnees numeriques et lecteur le comprenant
JPH0282835A (ja) * 1988-09-20 1990-03-23 Sony Corp ディジタル信号受信装置
ATE111660T1 (de) * 1989-01-31 1994-09-15 Siemens Ag Verfahren zur überwachung der regelfähigkeit eines phasenregelkreises.
US4933959A (en) * 1989-05-08 1990-06-12 Datatape Incorporated Tracking bit synchronizer
IT1231650B (it) * 1989-07-21 1991-12-18 Selenia Ind Elettroniche Circuito per la ricostruzione del clock da un messaggio da utilizzare in sistemi di trasmissione dati
US4949051A (en) * 1989-09-01 1990-08-14 General Electric Company Phase lock clock recovery with aided frequency aquisition
JP2864143B2 (ja) * 1990-03-20 1999-03-03 富士通株式会社 信号検出回路
JP2938562B2 (ja) * 1990-11-28 1999-08-23 株式会社日立製作所 位相同期回路ｉｃ
US5195110A (en) * 1991-04-01 1993-03-16 Nec America, Inc. Clock recovery and decoder circuit for a CMI-encoded signal
US5256989A (en) * 1991-05-03 1993-10-26 Motorola, Inc. Lock detection for a phase lock loop
US5319680A (en) * 1991-09-03 1994-06-07 The Whitaker Corporation Phase locked loop synchronization system for use in data communications
US5220293A (en) * 1991-12-19 1993-06-15 Sun Microsystems, Inc. High reliability phase-locked loop
AU674322B2 (en) * 1992-06-02 1996-12-19 Telefonaktiebolaget Lm Ericsson (Publ) Clock extraction circuit for fiber optical receivers
JPH06112817A (ja) * 1992-09-25 1994-04-22 Fujitsu Ltd Ｐｌｌ 周波数シンセサイザ回路
JPH06152581A (ja) * 1992-11-10 1994-05-31 Fujitsu Ltd クロック供給装置
US5479456A (en) * 1993-05-19 1995-12-26 U.S. Philips Corporation Automatic false synchronization correction mechanism for biphase-modulated signal reception
US5436598A (en) * 1994-01-21 1995-07-25 Calcomp Inc. Phase lock loop circuit for signals periodically inverting in phase
JP3358335B2 (ja) * 1994-11-04 2002-12-16 富士通株式会社 クロック信号再生回路及び電圧制御発振器の負荷容量制御回路
AUPM972594A0 (en) * 1994-11-28 1994-12-22 Curtin University Of Technology Steered frequency phase locked loop
KR970003097B1 (ko) * 1994-12-02 1997-03-14 양승택 다단 제어구조를 갖는 고속 비트동기 장치
IT1279165B1 (it) * 1995-03-14 1997-12-04 Cselt Centro Studi Lab Telecom Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'.
US5801867A (en) * 1996-03-20 1998-09-01 Ericsson Raynet DC-coupled receiver for shared optical system
KR100224577B1 (ko) * 1996-10-07 1999-10-15 윤종용 위상동기루프의 록 검출장치
US5949261A (en) 1996-12-17 1999-09-07 Cypress Semiconductor Corp. Method and circuit for reducing power and/or current consumption
US6577695B1 (en) * 1997-03-04 2003-06-10 Level One Communications Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop
US5923191A (en) * 1997-05-08 1999-07-13 Vlsi Technology, Inc. Device and a method for monitoring a system clock signal
SE510713C2 (sv) 1997-10-10 1999-06-14 Ericsson Telefon Ab L M Faslåsningskrets samt metod för reglering av spänningsstyrd oscillator
EP1046229B1 (en) 1998-10-22 2005-04-06 Koninklijke Philips Electronics N.V. Frequency synthesizer
US6177843B1 (en) * 1999-05-26 2001-01-23 Cypress Semiconductor Corp. Oscillator circuit controlled by programmable logic
US6794946B2 (en) * 2000-05-22 2004-09-21 Ramin Farjad-Rad Frequency acquisition for data recovery loops
US6392495B1 (en) * 2000-06-15 2002-05-21 Agere Systems Guardian Corp. Frequency detector circuits and systems
JP2002026728A (ja) * 2000-07-11 2002-01-25 Fujitsu Ltd Ｐｌｌ回路のモード制御回路及び半導体装置
WO2002091649A2 (en) * 2001-05-03 2002-11-14 Coreoptics, Inc. Clock recovery circuit
US6768362B1 (en) 2001-08-13 2004-07-27 Cypress Semiconductor Corp. Fail-safe zero delay buffer with automatic internal reference
US20030190001A1 (en) * 2002-04-08 2003-10-09 Exar Corporation Clock and data recovery circuit for return-to-zero data
US7173995B2 (en) * 2002-12-23 2007-02-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for correcting gain error due to transition density variation in clock recovery systems
US7317778B2 (en) * 2003-01-31 2008-01-08 Hewlett-Packard Development Company, L.P. Phase-locked loop control circuit
US7822113B2 (en) * 2003-12-19 2010-10-26 Broadcom Corporation Integrated decision feedback equalizer and clock and data recovery
US7436882B2 (en) * 2003-12-19 2008-10-14 Broadcom Corporation Decision feedback equalizer and clock and data recovery circuit for high speed applications
US8094562B1 (en) * 2004-06-24 2012-01-10 Cypress Semiconductor Corporation Transmission of a continuous datastream through a re-clocked frame-based transport network
JP4657678B2 (ja) * 2004-10-28 2011-03-23 富士通株式会社 位相同期発振器
US7439816B1 (en) 2005-09-28 2008-10-21 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US7420428B2 (en) 2006-07-13 2008-09-02 Itt Manufacturing Enterprises, Inc. Low noise phase locked loop with a high precision lock detector
US7719329B1 (en) 2007-06-15 2010-05-18 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
JP5006417B2 (ja) * 2010-01-28 2012-08-22 日本電波工業株式会社 Ｐｌｌ発振回路
JP2013070254A (ja) * 2011-09-22 2013-04-18 Toshiba Corp Ｃｄｒ回路
EP3514951B1 (en) 2018-01-18 2024-03-13 ams AG Oscillator circuit arrangement

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3571712A (en) * 1969-07-30 1971-03-23 Ibm Digital fsk/psk detector
FR2106876A5 (ja) * 1970-09-25 1972-05-05 Inst Francais Du Petrole
US3723888A (en) * 1971-06-14 1973-03-27 Lorain Prod Corp Phase responsive control circuit
US4088832A (en) * 1976-10-12 1978-05-09 Motorola, Inc. Split phase code synchronizer and demodulator
US4191976A (en) * 1978-09-26 1980-03-04 Data General Corporation Circuit indicating phase relationship
US4301537A (en) * 1979-11-06 1981-11-17 Bunker Ramo Corporation Means and method for maintaining synchronization of a spread spectrum or other receiver clock
US4404530A (en) * 1980-10-22 1983-09-13 Data General Corporation Phase locked loop with compensation for loop phase errors
US4365211A (en) * 1980-10-31 1982-12-21 Westinghouse Electric Corp. Phase-locked loop with initialization loop
JPS5838035A (ja) * 1981-08-28 1983-03-05 Toshiba Corp ロツクはずれ検出回路
JPS5850827A (ja) * 1981-09-08 1983-03-25 Fujitsu Ltd フェーズ・ロック・ループ回路
US4466108A (en) * 1981-10-06 1984-08-14 Communications Satellite Corporation TDMA/PSK Carrier synchronization without preamble
US4484152A (en) * 1982-05-19 1984-11-20 Westinghouse Electric Corp. Phase-locked loop having improved locking capabilities
GB2143385A (en) * 1983-07-13 1985-02-06 Plessey Co Plc Phase lock loop circuit
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
US4562411A (en) * 1983-12-29 1985-12-31 Rca Corporation Prepositioning circuit for phase lock loop
US4633488A (en) * 1984-11-13 1986-12-30 Digital Equipment Corporation Phase-locked loop for MFM data recording
US4593254A (en) * 1984-12-14 1986-06-03 International Business Machines Corp. VCO centering circuit
US4636748A (en) * 1985-06-26 1987-01-13 Data General Corporation Charge pump for use in a phase-locked loop

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US4787097A (en) 1988-11-22
JPS63204920A (ja) 1988-08-24

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