JP5006417B2 - Pll発振回路 - Google Patents
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Description
PLL発振回路は、外部から入力された基準信号と、ループ内の発振器からの出力との位相差が一定になるよう、ループ内発振器にフィードバック制御をかけて発振をさせる回路である。
PLL発振回路は、安定した発振周波数を出力できるものであり、電子機器、通信機器に応用されている。
次に、従来のPLL発振回路について図5を参照しながら説明する。図5は、一般的PLL発振回路例の構成ブロック図である。
PLL発振回路は、図5に示すように、外部基準信号(Fref )と1/N分周された信号を比較し、位相差信号を出力する位相比較器(Phase Comparator)32と、位相差をパルス幅の電圧で出力するチャージポンプ(Charge Pump)33と、チャージポンプ33からの出力電圧を平滑化するループフィルタ(Loop Filter)34と、ループフィルタ34からの制御電圧によって周波数を変更して希望する周波数(内部基準信号:Output Frequency)を発振出力する電圧制御機能付き水晶発振器(VCXO:Voltage Controlled Crystal Oscillator)35と、VCXO35の出力(内部基準信号)を1/Nに分周する分周器(Divider)36とを備えている。
尚、出力信号は、N×Fref の周波数となる信号である。
尚、関連する先行技術として、特開平05−072244号公報「位相固定ループ性能試験器」(出願人:松下電器産業株式会社/特許文献1)、特開平09−023154号公報「PLL回路」(出願人:株式会社富士通ゼネラル/特許文献2)、特開平10−173520号公報「PLL回路」(出願人:川崎製鉄株式会社/特許文献3)、特開2001−183423号公報「半導体集積回路」(出願人:日本電気アイシーマイコンシステム株式会社/特許文献4)、特表2004−511993号公報「位相ロックループを試験する組込み自己試験回路」(出願人:コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ/特許文献5)がある。
そのため、位相比較器に対してアンロックアラームテスト用の信号を入力し、アンロック状態にして外部にアンロックアラーム信号が正しく出力されることをモニタしている。
[実施の形態の概要]
本発明の実施の形態に係るPLL発振回路は、電圧制御発振器と、外部基準信号と電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するPLL−ICと、PLL−ICからの出力における高周波成分のノイズを除去するループフィルタと、PLL−ICからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをPLL−ICに設定し、PLL−ICからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第1の期間継続しているか否かを判定し、アンロック状態が第1の期間継続していれば、再同期を行わせるためのデータをPLL−ICに設定するリトライを実行する演算処理装置とを有するものであり、アンロック状態を検査すると共に、再同期するリトライを容易に実行できるものである。
本発明の実施の形態に係る第1のPLL発振回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係る第1のPLL発振回路の構成ブロック図である。
本発明の実施の形態に係る第1のPLL発振回路(第1のPLL発振回路)は、図1に示すように、PLL−IC(Integrated Circuit)1と、ループフィルタ2と、電圧制御水晶発振器(VCXO)3と、演算処理装置(MPU:Micro Processing Unit)4とを基本的に有している。
第1のPLL発振回路の各部について具体的に説明する。
[PLL−IC1]
PLL−IC1は、外部基準クロックを端子REF INに入力すると共に、VCXO3から発振出力信号を端子RF IN A及び端子RF IN Bに入力し、位相比較を行って位相差に応じたパルス幅の電圧をチャージポンプ出力としてループフィルタ2に出力する。
PLL−IC1の具体的構成については後述する。
ループフィルタ2は、PLL−IC1からの出力電圧(出力信号)における高周波成分のノイズを除去し、平滑化してVCXO3にコントール電圧を出力する。
[VCXO3]
VCXO3は、ループフィルタ2からのコントロール電圧によって周波数を変更して所望の周波数を発振出力すると共に、出力信号の一部をPLL−IC1に出力する。
MPU4は、PLL−IC1の出力端子MIXOUTからのロック状態又はアンロック状態を示すロック検出信号を入力し、アンロック状態であれば、外部にアンロックアラーム出力信号を出力する。
また、MPU4は、保守インタフェースから入力される設定データに基づいて、クロック信号をPLL−IC1の端子CLKに、データ信号をPLL−IC1の端子DATAに、ラッチイネーブル信号をPLL−IC1の端子LEに出力する。
すると、PLL−IC1では、アンロックアラームテスト用データ入力によってアンロック状態となって、出力端子MIXOUTからアンロック状態を示すロック検出信号が出力される。
MPU4は、アンロック状態が特定期間(第1の期間)継続していなければ、ロック状態が特定期間(第2の期間)継続しているか判定し、ロック状態が継続していれば、アンロックアラーム出力信号をアラーム解除状態として出力する。ロック状態が継続していなければ、アンロック状態が上記第1の期間継続するまでリトライの実行を行わない。
尚、MPU4は、リトライ回数を管理しており、特定回数リトライしてもアンロック状態のままである場合には、リトライを停止し、アンロックアラーム出力信号を保持することもできる。
MPU4における具体的処理は後述する。
第1のPLL発振回路における動作の概略について説明する。
図1に示す第1のPLL発振回路は、40MHzの内部VCXO3を19.2MHzの外部基準クロックに同期させるものである。
PLL−IC1は、外部基準クロックとVCXO3出力の分周比を適切に設定して同期動作を行わせる。
PLL−IC1のロック状態は、ロック検出信号によりMPU4が監視し、外部に対するアンロックアラーム信号の出力極性やタイミングを制御した上で、アンロックアラーム出力信号としてMPU4から出力される。
第1のPLL発振回路におけるPLL−IC1について図2を参照しながら具体的に説明する。図2は、PLL−ICの具体的な回路構成ブロック図である。尚、図2のPLL−ICは、アナログ・デバイセズ株式会社の200MHzクロック・ジェネレータPLL「ADF4001」を示している。
ADF4001クロック・ジェネレータは、非常に低いノイズの安定なリファレンス信号を必要とするPLLクロック源を構成するのに利用される。
14ビットR(リファレンス)カウンタ(14-BIT R COUNTER)104の設定を、300分周(19.2MHz/300=64kHz)とし、13ビットNカウンタ(13-BIT N COUNTER)108を625分周(40MHz/625=64kHz)とする。
13ビットNカウンタ108の設定を、512分周(40MHz/512=78.125kHz)とし、14ビットRカウンタ104の設定は、300分周のままとしておく。
尚、保守インタフェースは、例えば、調歩同期シリアルインタフェースで、外部パソコン等に制御機器との通信によって実現することができる。
以上の構成により、保守インタフェースからアンロックアラームテスト用のコマンドを入力した際に、アンロックアラーム信号が正しくアラーム状態に変化するかどうかをモニタすることで、アンロック機能を実現している。
以下、詳細な制御処理を説明する。
次に、第1のPLL発振回路におけるリトライ制御付きロック監視制御処理について図3を参照しながら説明する。図3は、第1のPLL発振回路の制御処理を示すフローチャートである。この制御処理は、MPU4で行われる。
MPU4は、定期的な割り込み又はポーリング処理として、ロック監視制御を開始し、端子MIXOUTから入力されるロック検出信号が、ロック状態を示しているか判定する(S1)。
アンロック状態が継続していれば(Yesの場合)、アンロック発生と判定し、アンロックアラーム出力端子からアラーム信号を出力する(S3)。
ポーリング周期でP回以上、あるいは時間Q以上でロック状態が継続している場合(Yesの場合)、ロック状態と判定し、アンロックアラーム出力はアラーム解除状態出力とする(S8)。
そして、リトライ回数カウンタをクリア(r=0)し(S9)、ロック監視制御処理を終了する。
また、判定処理S7を設けているのは、特定期間継続してロック状態であることを確認するためで、イレギュラーのロック状態を除外するためである。
アンロック状態から早く復帰させ、確実にロック状態からアンロック状態に移行させるためには、N<P,M<Qと設定し、逆に、ロック状態にしやすくし、アンロック状態を起き難くするためには、N>P,M>Qと設定する。
次に、別の(第2の)実施の形態に係るPLL発振回路(第2のPLL発振回路)について図4を参照しながら説明する。図4は、第2のPLL発振回路の構成ブロック図である。
第2のPLL発振回路は、図4に示すように、VCO11と、分周器(NN)12と、LPF(Low Pass Filter)13と、AD変換器(A/D)14と、基準クロック発生部15と、DA変換器(D/A)22と、電圧出力部23と、加算器24と、FPGA(Field Programmable Gate Array)で構成される部分として、キャリアリムーブ16と、逆回転ベクトル乗算部17と、位相の時間差検出部18と、加算器19と、位相差の累積加算部20と、ループフィルタ21と、パラメータ出力部25と、振幅情報検出部26と、フィルタ27と、乗算器28と、保守インタフェース部30と、MPU4とを備えている。
ここで、振幅情報検出部26、フィルタ27、乗算器28で自動利得制御回路(AGC回路)を構成している。
VCO11は、加算器24からの入力を制御電圧として、所望の周波数(例えば、450MHz〜1000MHz)を発振する電圧制御発振器である。
分周器(NN)12は、VCO11の出力を外部から入力される分周値(NN)に基づき、1/NNに分周してLPF13に出力する。
AD変換器14は、LPF13からの信号を、基準クロック発生部15からの40MHz(fs )のクロックでサンプリングすることによりアナログからデジタルに変換し、FPGAのキャリアリムーブ16に出力する。
加算器24は、電圧出力部23から出力される電圧を、DA変換器22から出力される制御信号で補正して、VCO11への制御電圧として出力するものである。
位相の時間差検出部18は、逆回転ベクトル乗算部17において減速された回転ベクトルVに基づいて、サンプリング時間毎の位相差を検出する。この位相差は、減速された回転ベクトルVの周波数に対応する値となる。また、位相の時間差検出部18は、当該位相差がゼロになると、PLLにおけるロックを検出し、ロック検出信号を外部に出力する。
位相差の累積加算部20は、加算器19からの出力を一定時間累積加算して出力するものである。位相差の累積加算部20は、フィルタによって構成され、ダンピングを最適値に設定している。
尚、キャリアリムーブ16、逆回転ベクトル乗算部17、位相の時間差検出部18、加算器19、位相差の累積加算部20及びパラメータ出力部25は、請求項に記載した位相比較部に相当している。
尚、振幅情報の値でアンロック検出を行うようにしたが、振幅情報を元に得られるAGCの補正値でアンロック検出を行うようにしてもよい。
乗算器28は、AD変換器14からの出力にフィルタ27からの出力(利得)を乗算してキャリアムーブ16に出力する。この乗算器28における利得の乗算は、振幅情報が常に一定となるよう調整されるものである。
次に、第2のPLL発振回路における特徴部分を具体的に説明する。
第2のPLL発振回路では、図示していないが、振幅情報検出部26内のアンロック検出手段が、振幅情報の値を監視し、それらの値が特定の範囲の値(予め設定した範囲の値=PLL制御が正常に動作しない範囲の値)となるか否かを判定し、特定の範囲の値となると、アンロックとして検出する。
当該アンロック検出手段は、振幅情報検出部26内に設けてもよいが、FPGA内に独立して設けてもよく、また、FPGA内の他の制御回路内に設けるようにしてもよい。
この第2のPLL発振回路において、MPU4の処理動作は、第1のPLL発振回路と同様のものである。
具体的に、MPU4は、通常、振幅情報検出部26からアンロック検出信号が入力されると、外部にアンロックアラーム出力信号を出力する。
すると、第2のPLL発振回路では、アンロックアラームテスト用コマンドによってアンロック状態にするためのパラメータがパラメータ出力部25から各部に設定され、アンロック状態を実現し、振幅情報検出部26からアンロック状態を示すアンロック検出信号が出力される。
つまり、第2のPLL発振回路においても、図3のフローが適用されるものである。
第1のPLL発振回路及び第2のPLL発振回路によれば、ロック状態である時に、アンロック状態を検査するために、アンロック状態を実現するデータを設定し、アンロック状態となると外部にアンロックアラーム出力信号を出力し、アンロック状態が第1の期間継続していれば、再同期のためのリトライを実行し、アンロック状態が第1の期間継続していなければ、継続するまでリトライを実行しないようにしているので、ロック状態からアンロック状態に移行させ、アンロック状態が特定期間継続した場合に、ロック状態に戻す再同期のリトライを実行することができ、再同期のための時間と手間を省くこができる効果がある。
Claims (6)
- PLL発振回路であって、
入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
外部基準信号と前記電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、前記両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するPLL−ICと、
前記PLL−ICからの位相差信号における高周波成分のノイズを除去するループフィルタと、
前記PLL−ICからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データを前記PLL−ICに設定し、前記PLL−ICからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第1の期間継続しているか否かを判定し、アンロック状態が前記第1の期間継続していれば、再同期を行わせるためのデータを前記PLL−ICに設定するリトライを実行する演算処理装置とを有し、
前記演算処理装置が、アンロック状態が前記第1の期間継続していなければ、ロック状態が第2の期間継続しているか否かを判定し、ロック状態が前記第2の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が前記第1の期間継続していなければ、ロック状態が前記第2の期間継続しているか否かを判定し、ロック状態が前記第2の期間継続していなければ、アンロック状態が前記第1の期間継続するまでリトライを実行しないことを特徴とするPLL発振回路。 - PLL発振回路であって、
入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
該周波数信号を分周する分周器と、
該分周された信号をアナログ/デジタル変換するAD変換器と、
該アナログ/デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、
前記位相差信号における高周波成分のノイズを除去するループフィルタと、
該ノイズが除去された位相差信号をデジタル/アナログ変換するDA変換器と、
周波数パラメータを各部に出力するパラメータ出力部と、
アンロック状態を判定してアンロックアラーム出力信号を出力する演算処理装置とを備え、
前記位相比較部は、自動利得制御回路として、前記AD変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出し、当該振幅情報に基づいてアンロック検出信号を出力する振幅情報検出部とを備え、
前記演算処理装置は、前記アンロック検出信号に基づいてロック状態又はアンロック状態を判定し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用コマンドを前記パラメータ出力部に設定し、前記アンロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第1の期間継続しているか否かを判定し、アンロック状態が前記第1の期間継続していれば、再同期を行わせるためのデータを前記パラメータ出力部に設定するリトライを実行し、アンロック状態が前記第1の期間継続していなければ、ロック状態が第2の期間継続しているか否かを判定し、ロック状態が前記第2の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が前記第1の期間継続していなければ、ロック状態が前記第2の期間継続しているか否かを判定し、ロック状態が前記第2の期間継続していなければ、アンロック状態が前記第1の期間継続するまでリトライを実行しないことを特徴とするPLL発振回路。 - 位相比較部が、AD変換器からの出力を直交検波し、前記AD変換器からの出力信号と検波用の信号との周波数の差で回転する回転ベクトルを取り出すキャリアリムーブと、
回転ベクトルに対して逆回転ベクトルを乗算する逆回転ベクトル乗算部と、
乗算されて減速された回転ベクトルに基づいてサンプリング時間毎の位相差を検出する位相の時間差検出部と、
検出された位相差から微調整周波数を差し引く加算器と、
前記加算器からの出力を一定時間累積加算する位相差の累積加算部とを備え、
振幅情報検出部が、前記逆回転ベクトル乗算部からの出力を分岐して入力した信号から検出した振幅情報を監視し、特定の範囲になった場合にアンロック検出信号を出力することを特徴とする請求項2記載のPLL発振回路。 - 第1の期間を第2の期間より長く設定したことを特徴とする請求項1乃至3のいずれか記載のPLL発振回路。
- 第1の期間を第2の期間より短く設定したことを特徴とする請求項1乃至3のいずれか記載のPLL発振回路。
- 演算処理装置が、リトライ回数を管理しており、特定回数リトライを実行すると、リトライを停止し、アンロックアラーム出力信号を保持することを特徴とする請求項1乃至5のいずれか記載のPLL発振回路。
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