JPH0572244A - 位相固定ループ（ｐｌｌ）性能試験器 - Google Patents
位相固定ループ（ｐｌｌ）性能試験器Info
- Publication number
- JPH0572244A JPH0572244A JP3231608A JP23160891A JPH0572244A JP H0572244 A JPH0572244 A JP H0572244A JP 3231608 A JP3231608 A JP 3231608A JP 23160891 A JP23160891 A JP 23160891A JP H0572244 A JPH0572244 A JP H0572244A
- Authority
- JP
- Japan
- Prior art keywords
- test signal
- frequency
- lock state
- state
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 引き込み範囲及び保持範囲の測定に手間がか
からず、正確に測定できる位相固定ループ性能試験器を
提供することを目的とする。 【構成】 測定対象である位相固定ループ１の引き込み
範囲及び保持範囲を測定するための試験信号を周波数を
変化させながら発生し、位相固定ループ１に入力する試
験信号発生手段３０と、試験信号発生手段３０が発生し
た試験信号及び位相固定ループ１のフィードバック信号
を入力し、それら２つの信号のロック状態を判定するロ
ック状態判定手段６と、試験信号の周波数を変化させた
ときに、ロック状態判定手段６がロック状態を判定し
て、非ロック状態からロック状態及びロック状態から非
ロック状態に変化するときの、試験信号の周波数を検出
する周波数検出手段５とを備える。
からず、正確に測定できる位相固定ループ性能試験器を
提供することを目的とする。 【構成】 測定対象である位相固定ループ１の引き込み
範囲及び保持範囲を測定するための試験信号を周波数を
変化させながら発生し、位相固定ループ１に入力する試
験信号発生手段３０と、試験信号発生手段３０が発生し
た試験信号及び位相固定ループ１のフィードバック信号
を入力し、それら２つの信号のロック状態を判定するロ
ック状態判定手段６と、試験信号の周波数を変化させた
ときに、ロック状態判定手段６がロック状態を判定し
て、非ロック状態からロック状態及びロック状態から非
ロック状態に変化するときの、試験信号の周波数を検出
する周波数検出手段５とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、民生機器をはじめ通信
機器および測定器関係の信号処理技術に重要な役割を果
たしている位相固定ループ（ＰＬＬ）の性能試験器に関
するものである。
機器および測定器関係の信号処理技術に重要な役割を果
たしている位相固定ループ（ＰＬＬ）の性能試験器に関
するものである。
【０００２】
【従来の技術】図４に、装置内部で発生させたクロック
を外部同期信号の位相に固定するループ（ＰＬＬ）の引
きこみ範囲および保持範囲を計測する際の従来例を示
す。
を外部同期信号の位相に固定するループ（ＰＬＬ）の引
きこみ範囲および保持範囲を計測する際の従来例を示
す。
【０００３】性能を試験する対象の位相固定ループ（以
下ＰＬＬと略称する）制御回路１にパルスジェネレータ
１８からパルス波を試験信号として入力する。ＰＬＬ制
御回路１にはコイルとコンデンサで形成された共振回路
３が設けられ、ある周波数の正弦波を発振するようにな
っている。この正弦波は波形整形されて、その周波数が
分周回路４で前述の試験信号の周波数レベルに落とされ
る。この分周信号はＰＬＬ制御回路１にフィードバック
され、ＰＬＬ制御回路１はその分周信号と試験信号の位
相比較をし、それら信号が位相固定する方向に共振回路
の制御電圧をコントロール（ＶＣＯ）して、ＰＬＬ制御
回路１から出力する発振周波数を変化させる。こうして
ＰＬＬ制御回路１の発振周波数を、分周してフィードバ
ックさせることで徐々に試験信号と共振回路３で発生さ
せたパルスを位相固定させる。
下ＰＬＬと略称する）制御回路１にパルスジェネレータ
１８からパルス波を試験信号として入力する。ＰＬＬ制
御回路１にはコイルとコンデンサで形成された共振回路
３が設けられ、ある周波数の正弦波を発振するようにな
っている。この正弦波は波形整形されて、その周波数が
分周回路４で前述の試験信号の周波数レベルに落とされ
る。この分周信号はＰＬＬ制御回路１にフィードバック
され、ＰＬＬ制御回路１はその分周信号と試験信号の位
相比較をし、それら信号が位相固定する方向に共振回路
の制御電圧をコントロール（ＶＣＯ）して、ＰＬＬ制御
回路１から出力する発振周波数を変化させる。こうして
ＰＬＬ制御回路１の発振周波数を、分周してフィードバ
ックさせることで徐々に試験信号と共振回路３で発生さ
せたパルスを位相固定させる。
【０００４】以上が位相固定ループ（ＰＬＬ）の基本的
構成であるが、ＰＬＬの性能としての引きこみ範囲およ
び保持範囲を計測する必要がある。引きこみ範囲、保持
範囲は位相固定の基準となる基準信号が外乱の影響で周
波数に変化をもたらした場合、いくらの変化量まで位相
固定状態に影響を与えないかを知る上で役立つパラメー
タである。
構成であるが、ＰＬＬの性能としての引きこみ範囲およ
び保持範囲を計測する必要がある。引きこみ範囲、保持
範囲は位相固定の基準となる基準信号が外乱の影響で周
波数に変化をもたらした場合、いくらの変化量まで位相
固定状態に影響を与えないかを知る上で役立つパラメー
タである。
【０００５】従来、引きこみ範囲、保持範囲を計測する
場合、まず、パルスジェネレータ１８の周波数を手動で
下げて、ＰＬＬ制御回路１のロック状態を外す。この状
態から周波数を手動で上げていき、試験信号波形と分周
信号波形をオシロスコープ２２で目測し、それら２つの
信号の位相がロックし始めた瞬間の、試験信号の周波数
ｆ１をカウンター２１で目視によって測定する。さらに
試験信号の周波数を手動で上げていくと、しばらくはロ
ック状態がそのまま続くが、ある周波数ｆ２まで上げる
とロックが外れる。逆に、周波数を高いほうから手動で
下げていき位相がロックし始めた周波数ｆ３をカウンタ
ー２１で測定する。さらに周波数を下げていくと、しば
らくはロック状態が続くがある周波数ｆ４でロックが外
れる。このようにして、これらｆ１〜ｆ４を計測するこ
とによって引きこみ範囲（ｆ３−ｆ０とｆ０−ｆ１）及
び保持範囲（ｆ０−ｆ４、ｆ２−ｆ０）が測定される。
ただしｆ０は基準周波数である。
場合、まず、パルスジェネレータ１８の周波数を手動で
下げて、ＰＬＬ制御回路１のロック状態を外す。この状
態から周波数を手動で上げていき、試験信号波形と分周
信号波形をオシロスコープ２２で目測し、それら２つの
信号の位相がロックし始めた瞬間の、試験信号の周波数
ｆ１をカウンター２１で目視によって測定する。さらに
試験信号の周波数を手動で上げていくと、しばらくはロ
ック状態がそのまま続くが、ある周波数ｆ２まで上げる
とロックが外れる。逆に、周波数を高いほうから手動で
下げていき位相がロックし始めた周波数ｆ３をカウンタ
ー２１で測定する。さらに周波数を下げていくと、しば
らくはロック状態が続くがある周波数ｆ４でロックが外
れる。このようにして、これらｆ１〜ｆ４を計測するこ
とによって引きこみ範囲（ｆ３−ｆ０とｆ０−ｆ１）及
び保持範囲（ｆ０−ｆ４、ｆ２−ｆ０）が測定される。
ただしｆ０は基準周波数である。
【０００６】
【発明が解決しようとする課題】しかしながら、以上の
ような方法では、ロック状態をオシロスコープ２２によ
って目視判定したり、試験信号の周波数をカウンタ２１
を使って目視測定していたことから、引き込み範囲、保
持範囲が不正確になるという課題がある。また、試験信
号を発生させるパルスジェネレータ１８の周波数を手動
によって調整していたため手間がかかるという課題があ
る。
ような方法では、ロック状態をオシロスコープ２２によ
って目視判定したり、試験信号の周波数をカウンタ２１
を使って目視測定していたことから、引き込み範囲、保
持範囲が不正確になるという課題がある。また、試験信
号を発生させるパルスジェネレータ１８の周波数を手動
によって調整していたため手間がかかるという課題があ
る。
【０００７】本発明は、従来のこのような課題を考慮
し、測定に手間がかからず、正確に測定できる位相固定
ループ性能試験器を提供することを目的とするものであ
る。
し、測定に手間がかからず、正確に測定できる位相固定
ループ性能試験器を提供することを目的とするものであ
る。
【０００８】
【課題を解決するための手段】本発明は、測定対象であ
る位相固定ループの引き込み範囲及び保持範囲を測定す
るための試験信号を周波数を変化させながら発生し、位
相固定ループに入力する試験信号発生手段と、試験信号
発生手段が発生した試験信号及び位相固定ループのフィ
ードバック信号を入力し、それら２つの信号のロック状
態を判定するロック状態判定手段と、試験信号の周波数
を変化させたときに、ロック状態判定手段がロック状態
を判定して、非ロック状態からロック状態及びロック状
態から非ロック状態に変化するときの、試験信号の周波
数を検出する周波数検出手段とを備えた位相固定ループ
性能試験器である。
る位相固定ループの引き込み範囲及び保持範囲を測定す
るための試験信号を周波数を変化させながら発生し、位
相固定ループに入力する試験信号発生手段と、試験信号
発生手段が発生した試験信号及び位相固定ループのフィ
ードバック信号を入力し、それら２つの信号のロック状
態を判定するロック状態判定手段と、試験信号の周波数
を変化させたときに、ロック状態判定手段がロック状態
を判定して、非ロック状態からロック状態及びロック状
態から非ロック状態に変化するときの、試験信号の周波
数を検出する周波数検出手段とを備えた位相固定ループ
性能試験器である。
【０００９】
【作用】本発明は、試験信号発生手段が、測定対象であ
る位相固定ループの引き込み範囲及び保持範囲を測定す
るための試験信号を周波数を変化させながら発生して、
位相固定ループに入力し、ロック状態判定手段が、試験
信号及び位相固定ループのフィードバック信号を入力
し、それら２つの信号のロック状態を判定し、試験信号
の周波数を変化させたときに、周波数検出手段が、非ロ
ック状態からロック状態及びロック状態から非ロック状
態に変化するときの、試験信号の周波数を検出する。
る位相固定ループの引き込み範囲及び保持範囲を測定す
るための試験信号を周波数を変化させながら発生して、
位相固定ループに入力し、ロック状態判定手段が、試験
信号及び位相固定ループのフィードバック信号を入力
し、それら２つの信号のロック状態を判定し、試験信号
の周波数を変化させたときに、周波数検出手段が、非ロ
ック状態からロック状態及びロック状態から非ロック状
態に変化するときの、試験信号の周波数を検出する。
【００１０】
【実施例】以下に、本発明をその実施例を示す図面に基
づいて説明する。
づいて説明する。
【００１１】図１は、本発明にかかる一実施例における
ＰＬＬ性能試験器のブロック図である。すなわち、ＰＬ
Ｌ性能試験器はユニット構成９になっており、そのユニ
ット９には、測定対象であるＰＬＬ制御回路１及びその
分周回路４が接続できるようになっている。ユニット９
内部には、発生させる試験信号のパルス周波数、パルス
振幅、パルス幅を設定したり、ロック状態の変化を認識
したりするマイコン７と、そのマイコン７の制御によっ
て試験信号のパルスを発生するパルス発生回路２と、そ
の発生した試験信号の周波数を測定し、マイコン７にそ
の結果を出力する周波数検出手段であるカウンタ回路５
と、パルス発生回路２が発生した試験信号及びＰＬＬ制
御回路１のフィードバック信号を入力し、そのロック状
態を判定してマイコン７に出力するロック状態判定手段
であるロック状態判定回路６と、マイコン７から出力し
た測定結果を印字出力するプリンタ８が設けられてい
る。
ＰＬＬ性能試験器のブロック図である。すなわち、ＰＬ
Ｌ性能試験器はユニット構成９になっており、そのユニ
ット９には、測定対象であるＰＬＬ制御回路１及びその
分周回路４が接続できるようになっている。ユニット９
内部には、発生させる試験信号のパルス周波数、パルス
振幅、パルス幅を設定したり、ロック状態の変化を認識
したりするマイコン７と、そのマイコン７の制御によっ
て試験信号のパルスを発生するパルス発生回路２と、そ
の発生した試験信号の周波数を測定し、マイコン７にそ
の結果を出力する周波数検出手段であるカウンタ回路５
と、パルス発生回路２が発生した試験信号及びＰＬＬ制
御回路１のフィードバック信号を入力し、そのロック状
態を判定してマイコン７に出力するロック状態判定手段
であるロック状態判定回路６と、マイコン７から出力し
た測定結果を印字出力するプリンタ８が設けられてい
る。
【００１２】また、ＰＬＬ制御回路１に関して説明する
と、ＰＬＬ制御回路１にはある周波数の正弦波を発振す
るために、コイルとコンデンサで形成された共振回路３
と、その発振周波数を試験信号の周波数レベルに落とす
分周回路４が設けられている。この分周回路４を通った
分周信号はＰＬＬ制御回路１にフィードバックされる。
ＰＬＬ制御回路１はその分周信号と試験信号の位相比較
をし、それら信号が位相固定する方向に共振回路の制御
電圧をコントロール（ＶＣＯ）して、ＰＬＬ制御回路１
から出力する発振周波数を変化させる。
と、ＰＬＬ制御回路１にはある周波数の正弦波を発振す
るために、コイルとコンデンサで形成された共振回路３
と、その発振周波数を試験信号の周波数レベルに落とす
分周回路４が設けられている。この分周回路４を通った
分周信号はＰＬＬ制御回路１にフィードバックされる。
ＰＬＬ制御回路１はその分周信号と試験信号の位相比較
をし、それら信号が位相固定する方向に共振回路の制御
電圧をコントロール（ＶＣＯ）して、ＰＬＬ制御回路１
から出力する発振周波数を変化させる。
【００１３】次に上記実施例の動作についた説明する。
【００１４】いま、ＰＬＬ制御回路１の引きこみ範囲、
保持範囲を計測するとする。まず、ＰＬＬ性能試験器の
試験信号出力端子とＰＬＬ制御回路１の入力端子を接続
し、分周回路４からフィードバックされる分周信号端子
と信号入力端子を接続する。次に、マイコン７は、パル
ス発生回路２によって電圧制御を行って、パルス発生回
路２の発振周波数を下げて試験信号と分周信号のロック
状態を外す。この状態からマイコン７によって電圧制御
により試験信号の周波数を上げていくと、２つの信号が
ロックし始めた瞬間にロック状態判定回路６は、その結
果をマイコン７に送る。マイコン７は非ロック状態から
ロック状態に変化したことを認識して、その時点での試
験信号の周波数をカウンタ回路５から読み取る。その時
の周波数をｆ１とする。ｆ１を読み取った後、マイコン
７は電圧制御してさらに試験信号の周波数を上げてい
く。しばらくはそのままロック状態が続くがある周波数
までくるとロックが外れる。この時ロック状態判定回路
６は非ロック状態の信号をマイコン７に送る。マイコン
７はロック状態の変化を認識して、その時点での試験信
号の周波数をカウンタ回路５から読み取る。この時の周
波数をｆ２とする。
保持範囲を計測するとする。まず、ＰＬＬ性能試験器の
試験信号出力端子とＰＬＬ制御回路１の入力端子を接続
し、分周回路４からフィードバックされる分周信号端子
と信号入力端子を接続する。次に、マイコン７は、パル
ス発生回路２によって電圧制御を行って、パルス発生回
路２の発振周波数を下げて試験信号と分周信号のロック
状態を外す。この状態からマイコン７によって電圧制御
により試験信号の周波数を上げていくと、２つの信号が
ロックし始めた瞬間にロック状態判定回路６は、その結
果をマイコン７に送る。マイコン７は非ロック状態から
ロック状態に変化したことを認識して、その時点での試
験信号の周波数をカウンタ回路５から読み取る。その時
の周波数をｆ１とする。ｆ１を読み取った後、マイコン
７は電圧制御してさらに試験信号の周波数を上げてい
く。しばらくはそのままロック状態が続くがある周波数
までくるとロックが外れる。この時ロック状態判定回路
６は非ロック状態の信号をマイコン７に送る。マイコン
７はロック状態の変化を認識して、その時点での試験信
号の周波数をカウンタ回路５から読み取る。この時の周
波数をｆ２とする。
【００１５】今度は逆に、マイコン７はパルス発生回路
２の電圧制御を行って、そのロックの外れた状態から、
試験信号の周波数を高い方から下げていき、前述と同様
にしてロックし始めた時点の周波数ｆ３を測定し、さら
に周波数を下げていく。その後しばらくはロック状態が
続き、試験信号の周波数がある周波数までくるとロック
が外れ、この時点の周波数を測定してｆ４とする。マイ
コン７はこれら計測された周波数ｆ１〜ｆ４を用いてＰ
ＬＬ制御回路１の引きこみ範囲（ｆ３−ｆ０、ｆ０−ｆ
１）、保持範囲（ｆ０−ｆ４、ｆ２−ｆ０）を自動計測
し、その結果をプリンタ８に出力する。ただしｆ０は基
準周波数で、ｆ０＝外部同期信号の周波数×分周比 で
示される。
２の電圧制御を行って、そのロックの外れた状態から、
試験信号の周波数を高い方から下げていき、前述と同様
にしてロックし始めた時点の周波数ｆ３を測定し、さら
に周波数を下げていく。その後しばらくはロック状態が
続き、試験信号の周波数がある周波数までくるとロック
が外れ、この時点の周波数を測定してｆ４とする。マイ
コン７はこれら計測された周波数ｆ１〜ｆ４を用いてＰ
ＬＬ制御回路１の引きこみ範囲（ｆ３−ｆ０、ｆ０−ｆ
１）、保持範囲（ｆ０−ｆ４、ｆ２−ｆ０）を自動計測
し、その結果をプリンタ８に出力する。ただしｆ０は基
準周波数で、ｆ０＝外部同期信号の周波数×分周比 で
示される。
【００１６】次に、上記実施例のロック状態判定回路６
について詳細に説明する。図２は同実施例における試験
信号と分周信号のロック状態と非ロック状態のタイミン
グ図、図３は同実施例におけるロック状態判定回路６を
示す回路図である。
について詳細に説明する。図２は同実施例における試験
信号と分周信号のロック状態と非ロック状態のタイミン
グ図、図３は同実施例におけるロック状態判定回路６を
示す回路図である。
【００１７】図２に示すように試験信号１０に対し分周
信号がロックした状態１１では、試験信号１０のパルス
の立ち上がりと立ち下がりで振幅値（Ａ、Ｂ）が異な
る。これは１周期後も同じことが言える（Ｃ、Ｄ）。し
かし、分周信号がロック状態から外れた非ロック状態１
２では、試験信号のパルスの立ち上がりと立ち下がりで
は振幅値が同じになり変化がない（Ａ’、Ｂ’とＣ’、
Ｄ’）。従って試験信号のパルスの立ち上がり及び立ち
下がりのタイミングで、分周信号の振幅値を検出すれ
ば、ロック状態か非ロック状態か判定することができ
る。
信号がロックした状態１１では、試験信号１０のパルス
の立ち上がりと立ち下がりで振幅値（Ａ、Ｂ）が異な
る。これは１周期後も同じことが言える（Ｃ、Ｄ）。し
かし、分周信号がロック状態から外れた非ロック状態１
２では、試験信号のパルスの立ち上がりと立ち下がりで
は振幅値が同じになり変化がない（Ａ’、Ｂ’とＣ’、
Ｄ’）。従って試験信号のパルスの立ち上がり及び立ち
下がりのタイミングで、分周信号の振幅値を検出すれ
ば、ロック状態か非ロック状態か判定することができ
る。
【００１８】この原理を用いて実現したのが図３に示す
回路構成である。すなわち、分周信号はフリップフロッ
プＡ１３及びフリップフロップＢ１４のＤ端子に入力
し、試験信号はフリップフロップＡ１３のＣ端子及びイ
ンバータ１５を介してフリップフロップＢ１４のＣ端子
に入力して、それらフリップフロップＡ１３及びフリッ
プフロップＢ１４のＱ端子の出力が排他的論理和素子１
６に入力している。
回路構成である。すなわち、分周信号はフリップフロッ
プＡ１３及びフリップフロップＢ１４のＤ端子に入力
し、試験信号はフリップフロップＡ１３のＣ端子及びイ
ンバータ１５を介してフリップフロップＢ１４のＣ端子
に入力して、それらフリップフロップＡ１３及びフリッ
プフロップＢ１４のＱ端子の出力が排他的論理和素子１
６に入力している。
【００１９】いま、分周信号が入力されており、試験信
号のパルスの立ち下がり波形が入力してくると、フリッ
プフロップＡ１３のＣ端子に、試験信号のパルスの立ち
下がり波形が入力され、その時点の分周信号の振幅値が
Ｑ端子より出力される。例えばロック状態ではＡ、非ロ
ック状態ではＡ’が出力となる。この場合フリップフロ
ップＢ１４は試験信号がインバータ１５によって反転さ
れているため動作しない。
号のパルスの立ち下がり波形が入力してくると、フリッ
プフロップＡ１３のＣ端子に、試験信号のパルスの立ち
下がり波形が入力され、その時点の分周信号の振幅値が
Ｑ端子より出力される。例えばロック状態ではＡ、非ロ
ック状態ではＡ’が出力となる。この場合フリップフロ
ップＢ１４は試験信号がインバータ１５によって反転さ
れているため動作しない。
【００２０】次に試験信号のパルスの立ち上がり波形が
入力してくると、インバータ１５で反転されて立ち下が
り波形に変換された波形がフリップフロップＢ１４のＣ
端子に入力して、その時点の分周信号の振幅値がＱ端子
より出力される。例えばロック状態ではＢ、非ロック状
態ではＢ’が出力となる。この場合フリップフロップＡ
１３は試験信号が立ち上がり波形のため動作しない。こ
のようにして得られた振幅値は、排他的論理和素子１６
に入力されて、その結果が出力される。つまり、ロック
状態では、振幅値が違うのでこの素子１６の出力はＬＯ
Ｗになり、非ロック状態では、振幅値が同じなので出力
はＨＩになる。
入力してくると、インバータ１５で反転されて立ち下が
り波形に変換された波形がフリップフロップＢ１４のＣ
端子に入力して、その時点の分周信号の振幅値がＱ端子
より出力される。例えばロック状態ではＢ、非ロック状
態ではＢ’が出力となる。この場合フリップフロップＡ
１３は試験信号が立ち上がり波形のため動作しない。こ
のようにして得られた振幅値は、排他的論理和素子１６
に入力されて、その結果が出力される。つまり、ロック
状態では、振幅値が違うのでこの素子１６の出力はＬＯ
Ｗになり、非ロック状態では、振幅値が同じなので出力
はＨＩになる。
【００２１】なお、上記実施例では、試験信号発生手段
３０をパルス発生回路２及びマイコン７を用いたソフト
ウェア的な構成にしたが、同様の機能を有する専用のハ
ードウェアで構成してももちろんよい。
３０をパルス発生回路２及びマイコン７を用いたソフト
ウェア的な構成にしたが、同様の機能を有する専用のハ
ードウェアで構成してももちろんよい。
【００２２】また、上記実施例では、試験信号に対する
マイコン７の制御は周波数だけであったが、これに加え
てマイコン７によってパルス振幅及びパルス幅を制御で
きるように構成してもよい。
マイコン７の制御は周波数だけであったが、これに加え
てマイコン７によってパルス振幅及びパルス幅を制御で
きるように構成してもよい。
【００２３】また、パルス発生回路２、カウンタ回路
５、ロック状態判定回路６、マイコン７及びプリンター
８を１つにまとめて、ＰＬＬに入力する試験信号のパル
ス周波数、パルス振幅、パルス幅の変化のさせ方を、外
部から例えばキー入力によって変更できるようにしても
よい。
５、ロック状態判定回路６、マイコン７及びプリンター
８を１つにまとめて、ＰＬＬに入力する試験信号のパル
ス周波数、パルス振幅、パルス幅の変化のさせ方を、外
部から例えばキー入力によって変更できるようにしても
よい。
【００２４】また、上記実施例では、ロック状態判定回
路６を専用のハードウェアで構成したが、マイコンを用
いて同じ機能をソフトウェア的に構成してもよい。
路６を専用のハードウェアで構成したが、マイコンを用
いて同じ機能をソフトウェア的に構成してもよい。
【００２５】
【発明の効果】以上述べたところから明らかなように本
発明は、測定対象である位相固定ループの引き込み範囲
及び保持範囲を測定するための試験信号を周波数を変化
させながら発生し、位相固定ループに入力する試験信号
発生手段と、試験信号発生手段が発生した試験信号及び
位相固定ループのフィードバック信号を入力し、それら
２つの信号のロック状態を判定するロック状態判定手段
と、試験信号の周波数を変化させたときに、ロック状態
判定手段がロック状態を判定して、非ロック状態からロ
ック状態及びロック状態から非ロック状態に変化すると
きの、試験信号の周波数を検出する周波数検出手段とを
備えているので、引き込み範囲及び保持範囲を測定する
際、測定に手間がかからず、正確に測定できるという長
所を有する。
発明は、測定対象である位相固定ループの引き込み範囲
及び保持範囲を測定するための試験信号を周波数を変化
させながら発生し、位相固定ループに入力する試験信号
発生手段と、試験信号発生手段が発生した試験信号及び
位相固定ループのフィードバック信号を入力し、それら
２つの信号のロック状態を判定するロック状態判定手段
と、試験信号の周波数を変化させたときに、ロック状態
判定手段がロック状態を判定して、非ロック状態からロ
ック状態及びロック状態から非ロック状態に変化すると
きの、試験信号の周波数を検出する周波数検出手段とを
備えているので、引き込み範囲及び保持範囲を測定する
際、測定に手間がかからず、正確に測定できるという長
所を有する。
【図１】本発明にかかる一実施例におけるＰＬＬ性能試
験器のブロック図である。
験器のブロック図である。
【図２】同実施例における試験信号と分周信号のロック
状態と非ロック状態のタイミング図である。
状態と非ロック状態のタイミング図である。
【図３】同実施例におけるロック状態判定回路を示す回
路図である。
路図である。
【図４】ＰＬＬの性能を試験する際の従来例を示す図で
ある。
ある。
１ 位相固定ループ（ＰＬＬ）制御回路 ２ パルス発生回路 ３ 共振回路 ４ 分周回路 ５ カウンタ回路 ６ ロック状態判定回路 ７ マイコン ８ プリンタ ９ ユニット １０ 試験信号 １１ ロック状態の分周信号 １２ 非ロック状態の分周信号 １３ フリップフロップＡ １４ フリップフロップＢ １５ インバーター １６ 排他的論理和素子 １８ パルスジェネレーター ２１ カウンタ ２２ オシロスコープ ３０ 試験信号発生手段
Claims (3)
- 【請求項１】 測定対象である位相固定ループの引き込
み範囲及び保持範囲を測定するための試験信号を周波数
を変化させながら発生し、前記位相固定ループに入力す
る試験信号発生手段と、前記試験信号発生手段が発生し
た試験信号及び前記位相固定ループのフィードバック信
号を入力し、それら２つの信号のロック状態を判定する
ロック状態判定手段と、前記試験信号の周波数を変化さ
せたときに、前記ロック状態判定手段がロック状態を判
定して、非ロック状態からロック状態及びロック状態か
ら非ロック状態に変化するときの、前記試験信号の周波
数を検出する周波数検出手段とを備えたことを特徴とす
る位相固定ループ性能試験器。 - 【請求項２】 ロック状態判定手段は、前記試験信号の
立ち上がり時及び立ち下がり時におけるフィードバック
信号の振幅値が、同じ場合は非ロック状態と判定し、違
う場合はロック状態と判定するものであることを特徴と
する請求項１記載の位相固定ループ性能試験器。 - 【請求項３】 試験信号発生手段は、前記試験信号の周
波数の変化のさせ方を外部から変更できるものであるこ
とを特徴とする請求項１記載の位相固定ループ性能試験
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231608A JPH0572244A (ja) | 1991-09-11 | 1991-09-11 | 位相固定ループ（ｐｌｌ）性能試験器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231608A JPH0572244A (ja) | 1991-09-11 | 1991-09-11 | 位相固定ループ（ｐｌｌ）性能試験器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572244A true JPH0572244A (ja) | 1993-03-23 |
Family
ID=16926182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231608A Pending JPH0572244A (ja) | 1991-09-11 | 1991-09-11 | 位相固定ループ（ｐｌｌ）性能試験器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| JP2011155599A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ発振回路 |
| CN105182116A (zh) * | 2015-08-26 | 2015-12-23 | 云南电网有限责任公司电力科学研究院 | 一种基于加权梯度结构相似度的变压器绕组工作状态检测方法 |
-
1991
- 1991-09-11 JP JP3231608A patent/JPH0572244A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| JP2011155599A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ発振回路 |
| US8115526B2 (en) | 2010-01-28 | 2012-02-14 | Nihon Dempa Kogyo Co., Ltd | PLL oscillator circuit |
| CN105182116A (zh) * | 2015-08-26 | 2015-12-23 | 云南电网有限责任公司电力科学研究院 | 一种基于加权梯度结构相似度的变压器绕组工作状态检测方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040239310A1 (en) | Tester | |
| EP1024367B1 (en) | Frequency measurement test circuit and semiconductor integrated circuit having the same | |
| KR970010286B1 (ko) | 디지탈 위상동기루프회로 | |
| US5506531A (en) | Phase locked loop circuit providing increase locking operation speed using an unlock detector | |
| US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
| JPH0572244A (ja) | 位相固定ループ（ｐｌｌ）性能試験器 | |
| JPH02124637A (ja) | 同期検出回路 | |
| JP2649823B2 (ja) | 短期および長期の時間測定のための著しく一定した安定性を有する時間標準装置 | |
| JP2003018001A (ja) | 位相ロック検出回路およびパワー測定装置 | |
| JPH10336024A (ja) | 位相差検出装置及びこれを備える半導体装置 | |
| JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
| KR910010881A (ko) | 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesixer) 회로 | |
| JPH10322200A (ja) | 位相ロック検出回路 | |
| JPH1070457A (ja) | Ｐｌｌ回路 | |
| JP2004007152A (ja) | 半導体集積回路 | |
| JP3732462B2 (ja) | 集積回路の検査方法および検査装置 | |
| CN112731000A (zh) | 一种电场测试系统 | |
| JPS63124623A (ja) | Ｐｌｌ周波数シンセサイザのアンロツク検出回路 | |
| JPH1114704A (ja) | 半導体試験装置 | |
| JPH05167440A (ja) | 同期外れ検出回路 | |
| JP2621257B2 (ja) | Ｐｌｌ回路の調整検査装置 | |
| JPH087254B2 (ja) | 半導体集積回路装置 | |
| JPH0645918A (ja) | デジタルｐｌｌ回路 | |
| JP2002328743A (ja) | クロック信号発生回路 | |
| JPH05252030A (ja) | Ｐｌｌシンセサイザ |