JPS63124623A - Ｐｌｌ周波数シンセサイザのアンロツク検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　
Ｌｏｏｐ）周波数シンセサイザにおいて、ロックおよび
アンロック状態を検出して検出信号を発生するアンロッ
ク検出回路に関するものである。

〔従来の技術〕

第３図は、従来のＰＬＬ周波数シンセサイザのアンロッ
ク検出回路を示す０図において、１は基準信号ｆｒｅｆ
が印加される入力端子、２は電圧制御発振器（図示せず
）の出力をプログラマブルディバイダ（図示せず）で分
周した出力信号ｆＩ／Ｎが印加される入力端子、３は前
記基準信号ｆ　ｒａｆと出力信号ｆｔ／Ｎとの位相差を
検出する位相比較器、４は位相比較器３の出力信号が入
力される位相差弁別回路で、インバータ５とナントゲー
ト６とにより構成されている。７はチャージポンプ回路
、８はチャージポンプ回路７の出力信号ＰＤが得られる
出力端子である。９はパルス幅検出回路で、位相差弁別
回路４の出力１３を入力とし、抵抗１０とコンデンサ１
１とから成る積分回路９ａと、この積分回路９ａの出力
ｅを入力とするインバータ１２とによって構成されてい
る。１４はパルス幅検出回路９によって得られるアンロ
ック信号を示す。

第４図は、第３図の動作に対する各部の信号波形を示す
タイミングチャートで、同図（ａ）は基準信号ｆｒｅｆ
、同図（ｂ）は出力信号ｆ＋／、Ｎ、同図（Ｃ）はチャ
ージポンプ回路７の出力信号ＰＤ、同図（ｄ）は位相差
弁別信号１３、同図（ｅ）は積分回路９ａの出力信号ｅ
、同図（ｆ）はアンロック信号１４をそれぞれ示す。

なお、ＶＴＮは、インバータ１２のスレッショルド電圧
を示している。

次に、第３図に示す従来のアンロック検出回路の動作を
第４図を参照して説明する。

まず、第４図（ａ）に示す基準信号ｆｒｅｆと第４図（
ｂ）に示す出力信号ｆｔ／Ｎとが位相比較器３で位相比
較され、その出力信号がチャージポンプ回路７に入り、
その出力には第４図（Ｃ）に示すような出力信号ＰＤが
得られる。一方、位相差弁別回路４によって弁別された
位相差弁別信号１３は、パルス幅検出回路９の抵抗１０
とコンデンサ１１とにより積分され、その積分波形（第
４図（ｅ）参照）をインバータ１２の入力とすることに
より、出力端子１４には第４図（ｆ）に示すような波形
のアンロック信号が得られる。

〔発明が解決し”ようとする問題点〕

しかしながら、このようなアンロック検出回路において
は、電源電圧の変動や温度の変化により、パルス１１１
ｇ検出回路９のインバータ１２のスレッショルド電圧Ｖ
０が変化するため、正確なパルス幅検出が困難であると
いう問題があった。

また、アンロック信号をミューティング信号とするパル
ス状の信号では音のとぎれを生じるという問題があった
。

本発明は、上記のような問題を解決するためになされた
もので、電源電圧や温度の変動の影響を受けることなく
、ＰＬＬがアンロック状態からロックするまでのアンロ
ック信号を一定のレベル信号として出力することのでき
るＰＬＬ周波数シンセサイザのアンロック検出回路を提
供することにある。

〔問題点を解決するための手段〕

本発明に係るＰＬＬ周波数シンセサイザのアンロック検
出回路は、位相比較器の出力信号を用いて位相差弁別信
号を発生する回路と、基準信号に同期した一定時間幅の
パルスを発生するパルス幅発生回路と、上記位相差弁別
信号とパルス幅発生回路の出力信号とでアンロック状態
をディジタル的に判別する判別回路とを設けるようにし
たものである。

〔作用〕

この発明においては、位相比較器の出力信号を用いて位
相差弁別信号を発生する回路と、基準信号に同期した一
定時間幅のパルスを発生するパルス幅発生回路と、上記
位相差弁別信号とパルス幅発生回路の出力信号とでアン
ロック状態を判別する判別回路とが設けられており、位
相差弁別回路の出力がディジタル的に処理されるから、
電源電圧及び温度変動の影響から免れる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるＰＬＬ周波数シンセサ
イザのアンロック検出回路を示す回路図で、説明に必要
な部分のみを示す。第１図において、第３図と同一符号
のものは同一または相当部分を示し、１５は通常、水晶
発振器等で発振される高安定な周波数を分周して得られ
ｈクロック信号ｆｃｋが印加される入力端子、１６は基
準信号ｆｒｅｆと上記クロック信号ｆｃｋとから基準信
号の立ち下がりエツジに対しである一定幅のパルスを作
成するパルス幅発生回路、１８は位相差弁別信号１３と
パルス幅発生回路１６）出力信号１７とのパルス幅に応
じてアンロック状態か否かをディジタル的に判別する判
別回路で、Ｄフリップフロップ１９．２０、ＯＲ回路２
１、インバータ２２で構成されている。又２３は判別回
路１８の出力で、アンロック信号として得られるもので
ある。

また第２図は第１図の実施例の動作を示すタイミングチ
ャートである。

次に第１図に示す実施例の動作を第２図を参照して説明
する。

まず、パルス幅発生回路１６で、基準信号ｆｒｅｆとク
ロック信号ｆｃｋとにより、第２図の（ｆ）に示したよ
うに、基準信号ｆｒｅｆの立ち下がりエツジに対し、前
後それぞれ、一定の期間“Ｌ”レベルになるパルス信号
１７を作成する０次に、位相差弁別信号１３をＤフリッ
プフロップ１９．２０のデータ入力へ、又パルス信号を
Ｄフリップフロップ１９．２０のクロックとして用いる
ことによりパルス信号の立ち上がりのエツジ、及び立ち
下がりエツジで読み込み、それぞれのＤフリップフロッ
プ１９．２０の出力をＯＲ回路２１で取り出すこと。

によりアンロック信号を得ることができる。

今、ＰＬＬがアンロック状態になり、位相差弁別信号ｄ
のパルス幅がパルス幅発生回路１６の出力信号ｆのパル
ス幅よりも大きくなった場合、Ｄフリップフロップ１９
．２０のうちいずれか一方の出力は第４図の（ｇｌおよ
び（ｈ）に示すように“Ｈ″レベルなり、ＯＲ回路２１
の出力、即ちアンロック信号出力２３には“Ｈ”レベル
の信号が得られる。

次に、ＰＬＬが完全にロック状態になると、位相差弁別
信号１３のパルス幅はパルス幅発生回路１６の出力信号
１７のパルス幅よりも小さくなる。

従ってロック状態になると、判別回路１８のＤフリップ
フロップ１９．２０の出力は双方共に１Ｌ″レベルにな
ることにより、アンロツタ出力信号は“Ｌ”レベルの信
号として得られる。

このようにして、アンロック信号として、ＰＬＬがアン
ロック状態のときには“Ｈ”レベルの信号が、ロック状
態のときにはＬ”レベルの信号が得られる。そして、こ
れら信号は電源電圧や温度の変動による影響を受けるこ
とはない。

しかもこのアンロック信号７２アンロフク期間において
一定レベルの信号として得られるので、アンロック信号
をミューティング信号等として用いても音とぎれがなく
なるものである。

〔発明の効果〕

以上のように、本発明に係るＰＬＬ周波数シンセサイザ
のアンロック検出回路によれば、位相差弁別回路とパル
ス幅発生回路及び判別回路を設け、位相差弁別回路の出
力とパルス幅発生回路の出力とをディジタル的に比較す
るように構成したので、電源電圧や温度の変動に影響を
受けることがなく、ＰＬＬのアンロック信号を一定レベ
ルの信号として得られるという効果がある。

出回路の一実施例を示す回路図、第２図は第１図のタイ
ミングチャート図、第３図は従来のアンロック検出回路
の一例を示す回路図、第４図は第３図のタイミングチャ
ート図である。

図において、３は位相比較器、４は位相差弁別回路、７
はチャージポンプ回路、１６はパルス幅発生回路、１８
は判定回路である。

なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）電圧制御発振器の出力をプログラマブルディバイ
   ダで分周した出力信号と基準信号との位相差を検出する
   位相比較器を含み前記プログラマブルディバイダの分周
   比を可変することにより前記電圧制御発振器の発振周波
   数を設定するＰＬＬ周波数シンセサイザのアンロック状
   態を検出するための回路であって、 前記位相比較器の出力信号を入力とし位相差弁別信号を
   発生する位相差弁別回路と、 前記基準信号に同期した一定時間幅のパルスを発生する
   パルス幅発生回路と、 前記位相差弁別信号と前記パルス幅発生回路の出力信号
   とのパルス幅の大小を、該出力信号の立ち上がり、立ち
   下がりエッジでディジタル的に判別してアンロック検出
   信号を出力する判別回路とを備えたことを特徴とするＰ
   ＬＬ周波数シンセサイザのアンロック検出回路。