KR940006093Y1 - 디지탈 위상 동기 회로 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
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  • Power Engineering (AREA)
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Abstract

내용 없음.

Description

디지탈 위상 동기 회로
제1도는 본 고안에 따른 디지탈 위상 동기 회로도.
제2도는 위상 지연시 제1도의 동작 타이밍도.
제3도는 위상 리드시 제1도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 위상 비교부 20 : 루프 필터부
30 : 전압 제어 발진부
본 고안은 위상 동기 회로(Phase Locked Loop)에 관한 것으로, 특히 입력되는 두 주파수 신호의 위상차를 검출하고 상기 검출된 위상차에 의해 상기 입력되는 두 주파수 신호중 하나의 주파수 신호의 위상을 또다른 주파수 신호의 위상에 동기하도록하는 위상 동기 회로에 관한 것이다.
위상 동기 회로는 필립스사에서 AFC용의 동기 발진기로 개발된 것을 시작으로 최근 집적회로(IC)의 기술진보에 따라 위성통신, AM복조기, FM복조기, 스테레오복조기, 주파수 합성기, 원거리 측정기, SSB검파기, 추적필터등의 각종 이동통신기와, 측정기기 및 가정용 민생기기에 걸쳐 널리 사용되고 사용되고 있다.
이러한 위상 동기 회로는 입려되는 두 주파수의 위상차를 검출하기 위한 위상 비교부(혹은 위상 비교기)와, 상기 위상 비교부로부터 출력되는 위상차 신호를 직류화하기 위한 적분기와, 상기적분기로부터 출력되는 전압에 대응한 주파수를 발진하는 전압 제어 발진기를 필수적으로 가지고 있다. 이와 같은 위상 동기 회로의 구성은 국내 도서 출판 "세운"에서 1988년 5월 8일자로 발행된 "PLL(위상동기루프) 응용회로"의 13면에 게재되어 있다. 그러나 상기와 같은 구성을 가지는 종래의 위상 동기 회로는 단일 구성의 배타적 논리합 게이트(Exclusive OR gate) 혹은 단일 구성의 R-S 플립플롭을 이용하여 입력되는 두 주파수 신호의 위상차를 검출함으로써 위상의 지연과 리드에 대한 응답 속도가 문제시 되어 왔다. 따라서 보다 정확한 동기를 필요로하는 위상 동기회로가 절실히 요구되는 실정이다.
따라서 본 고안의 목적은 입력되는 두 주파수 신호에 대한 위상차가 발생하였을 때 그 위상차 성분을 비교보상하는 디지털 위상 동기 회로를 제공함에 있다.
본 고안의 다른 목적은 위상 동기 회로를 논리소자로 구현함으로써 속도 응답 특성이 빠른 디지털 위상 동기 회로를 제공함에 있다.
본 고안의 또다른 목적은 시스템 클럭과 외부로부터 입력되는 두 구형파 신호의 위상차를 검출하고, 위상차 검출시에 상기 두신호에 대한 위상차의 상관 관계를 판별하여 외부로 부터 입력되는 클럭을 상기 시스템 클럭에 정확히 동기하여 출력하는 디지탈 위상 동기 회로를 제공함에 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.
제1도는 본 고안에 따른 회로도로서, 외부 입력 단자(A) 및 내부 입력 단자(B)로 입력되는 두 구형파 신호(클럭)의 위상차를 검출후 미리 설정된 기준신호와 비교하여 상기 검출된 위상차에 대응하는 제어신호를 출력하는 위상 비교부(10)와, 상기 위상 비교부(10)로부터 출려괴는 제어신호를 저역 필터링하여 발진 제어 전압으로 출력하는 루프 필터부(20)와, 상기 루프 필터부(20)로 부터 출력되는 발진 제어 전압의 레벨에 대응한 주파수의 클럭을 발진하여 출력하는 전압 제업 발진부(30)로 구성되어 있다.
상기 제1도의 구성중, 위상 비교부(10)는 외부 입력 단자(A)로 입력되는 구형파 신호(여기서는 수신된 클럭을 의미함)를 상기 내부 입력 단자(B)로 입력되는 구형파 신호(여기서는 시스템 내부에서 발진되는 시스템 클럭)로 클럭킹(Clocking)하여 위상 지연 혹은 위상 리드(Phase lead)의 상태를 각각 나타내는 제1, 제2 위상 판별신호를 출력하는 D플립플롭(10a)과; 상기 외부 입력 단자(A)와 내부 입력 단자(B)로 각각 입력되는 구형파 신호의 위상을 비교하여 상기 두 구형파 신호의 위상차에 대응한 위상차 신호를 출력하는 배타적 논리합 게이트(Exclusive OR gate)(10b)와, 상기 검출된 위상차 신호를 일측 단자로 각각 공통 입력하며 사이 외부 입력 단자(A)와 내부 입력 단자(B)로 각각 입력되는 구형파 신호를 타측으로 각각 입력하여 위상 지연 펄스와 위상 리드펄스를 각각 발생하는 앤드 게이트(10c, 10d)로 구성된 위상차 검출회로(12)와; 상기 위상차 검출회로(12)내의 앤드 게이트(10c)(10d)로 부터 각각 출력되는 위상 지연 펄스와 위상 리드 펄스를 각각의 일측단으로 입력하며 상기 D플립플롭 (10a)으로부터 출력되어 각각의 타측으로 입력되는 제1위상판별신호 및 제2위상판별신호에 의해 상기 입력된 상기 지연 펄스와 위상 리드 펄스를 각각 게이팅하여 출력하는 앤드 게이트(10e)(10f)와; 입력단자가 접지전압과 전워전압에 각각 접속되어 있으며, 상기 앤드 게이트(10e, 10f)로 부터 각각 출력되어 각각의 제어단자로 입력되는 위상 지연 펄스와 위상 리드 펄스에 각각 응답 스위칭하여 입력단자로 입력되는 전압을 각각 출력하는 3상태 버퍼(10g, 10h)로 구성된 판별 위상 전압 출력부(14)와; 저항(R1~R2), 캐패시터(C1~C2)와, 비교기(10i)로 구성되어 상기 판별 위상전압 출력부(14)로 부터 출력되는 전압을 미리 설정된 기준전압(Ref)과 비교하여 그 비교차 전압을 고속으로 출력하는 차아지 펌프회로(16)로 구성되어 있다.
그리고, 루프 필터부(20)는 저항(R3~R4) 및 캐패시터(C3)로 구성되어 상기 비교기(10i)로 부터 출력되는 전압을 저역 필터링하여 직류화된 발진 제어 전압으로서 출력한다.
상기한, 제1도의 구성중, D플립플롭(10a)은 제1, 제2위상 판별 신호를 출력하는 위상 판별 수단에 대응한다.
제2도는 위상 지연(Lag)시 제1도의 동작 타이밍도로서, 이는 내부에서 발생된 구형파 신호의 위상이 외부로 부터 입력된 구형파 신호의 위상 보다 T1만큼 늦은 경우의 에를 설명하기 위한 것이다.
제3도는 위상 리드(Lead)시 제1도의 동작 타이밍도로서, 이는 내부에서 발생된 구형파 신호의 위상이 외부로 부터 입력된 구형파 신호의 위상 보다 T1만큼 앞선 경우의 예를 설명하기 위한 것이다.
상기 제2도 및 제3도중 (2a)(3a)는 외부 입력단자(A)로 입력되는 구형파신호를 나타낸 것이며, (2b)(3b)는 내부 입력 단자(B)로 입력되는 구형파 신호를 나타낸 것이고, (2c)(3c)는 배타적 논리합 게이트(10b)로 부터 출력되는 위상차 신호의 출력파형을 나타낸 것이며, (2d)(3d)는 앤드 게이트(10c)로 부터 출력되는 위상 지연 펄스의 파형을 나타낸 것이며, (2e)(3e)는 앤드 게이트(10d)로 부터 출력되는 위상 리드 펄스의 파형을 나타낸 것이며, (2f)(3f)는 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제1위상판별신호의 출력파형을 나타낸 것이며, (2g)(3g)는 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제2위상판별신호의 출력파형을 나타낸 것이고, (2h)(3h)는 앤드 게이트(10e)의 출력파형을 나타낸 것이며, (2i)(3i)는 앤드게이트(10f)의 출력파형을 나타낸 것이다.
이하 본 고안에 따른 제1도의 동작을 제2도와 제3도의 타이밍을 참조하여 상세히 설명한다.
상기 외부 입력 단자(A)로 입력되는 파형이 제2도의 (2a) 파형이라고 하고, 상기 내부 입력 단자(B)로 입력되는 파형이 제2도의 (2b) 파형이라고 가정하며, 상기 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제1위상판별신호의 출력파형은 제2도의 (2f)와 같은 논리 "하이"로 되고, 상기 D플립플롭(10a)의 출력단()로 부터 출력되는 제2위상판별신호의 출력파형은 제2도의 (2g)와 같이 논리 "로우"로 각각 출력된다.
이것은 외부 입력파형에 비해 내부 입력파형이 지연(Lag)된 경우 즉, 외부의 구형파 신호와 내부의 구형파 신호가 동기되지 않아 위상차가 발생하여 상기 내부 구형파 신호의 위상이 지연된 경우이고 상기 내부 구형파 신호는 시스템내에서 발진된 시스템 클럭이다.
한편 외부 입력 단자(A)로 입력되는 파형이 제3도의 (3a) 파형이라고 하고, 상기 내부 입력 단자(B)로 입력되는 파형이 제3도의 (3b) 파형이라고 하면, 상기 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제1위상판별신호의 출력파형은 제3도의 (3f)와 같이 "로우"로 되고, 상기 D플립플롭(10a)의 출력단자()로 부터 출력되는 제2위상판별신호의 출력파형은 제3도의 (3g)와 같이 논리 "하이"로 각각 출력된다. 상기와 같은 동작은 외부 입력파형에 비해 내부 입력파형이 리드(Lead)된 경우 즉, 외부의 구형파 신호와 내부의 구형파 신호가 동기되지 않아 내부 구형파 신호의 위상이 리드된 경우이다.
그러므로 위상 지연시 상기 D플립플롭(10a)은 앤드 게이트(10e)와 (10f)의 일측 입력단자에 제2도의 (2f)와 (2g)와 같이 "하이"의 제1위상판별신호와 "로우"의 제2위상판별신호를 각각 출력하고, 위상 리드시에는 앤드 게이트(10e)와 (10f)의 일측 입력단자에 제3도의 (3f)와 (3g)와 같은 "로우"의 제1위상판별신호와 "하이"의 제2위상판별신호를 각각 출력한다.
상기와 같은 상태에서 배타적 논리합 게이트(10b)는 상기 제2도(2a)와 (2b)의 구형파 신호[혹은 제3도(3a)와 (3b)의 구형파 신호]를 배타적으로 논리합하여 제2도(2c)[혹은 제3도의(3c)]와 같이 T1주기를 갖는 위상차 신호르 앤드 게이트 (10c)와 (10d)로 각각 출력한다. 이때 상기 앤드 게이크(10c)와 (10d) 각각은 상기 배타적 논리합 게이트(10b)로 부터 출력되는 위상차 신호와 외부 입력 단자(A)와 내부 입력 단자(B)로 입력되는 신호를 각각 논리곱하여 제2도(2d)와 (2e) 혹은 제3도(3d)와 (3e)와 같이 T1시간만큼 위상 지연된 위상 지연펄스와 T1시간 만큼 리드된 위상 리드 펄스를 앤드 게이트(10e)와 (10f)로 각각 출력한다.
따라서 상기 앤드 게이트(10e)는 위상 지연일 때에만 인에이블되어 앤드 게이트(10c)로 부터 제2도(2d)와 같이 입력되는 위상 지연 펄스를 3상태 버퍼(10g)의제어단자로 출력된다. 즉, 상기 앤드 게이트(10e)는 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제1위상판별신호가 제2도의 (2f)와 같이 "하이" 상태일 때에만 상기 앤드 게이트(10c)로 부터 제2도(2d)와 같이 출력되는 위상 지연 펄스를 제2도(2h)와 같이 출력한다. 이때 앤드 게이트(10f)는 D플립플롭(10a)의 출력단자(Q)로 부터 제2도(2g)와 같이 출력되는 "로우"의 제2위상판별신호에 의해 디스에이블되어 제2도(2i)와 같이 논리 "로우"의 신호를 출력한다.
그리고 상기 앤드 게이트(10f)는 위상 리드일 때에만 인에이블되어 앤드 게이트(10d)로 부터 제3도(3e)와 같이 입력되는 위상 리드 펄스를 3상태를 버퍼(10h)의 제어단로 출력한다. 즉, 상기 앤드 게이트(10f)는 D플립플롭(10a)의 출력단자(Q)로 부터 출력되는 제2위상판별신호가 제3도의 (3g)와 같이 "하이"상태 일 때에만 상기 앤드 게이트(10d)로 부터 제3도(3e)와 같이 출력되는 위상 리드 펄스를 제3도(3i)와 같이 출력한다. 이때 앤드 게이트(10e)는 D플립플롭(10a)의 출력단자(Q)로 부터 제3도(3f)와 같이 출력되는 "로우"의 제1위상판별신호에 의해 디스에이블되어 제3도(3h)와 같이 논리 "로우"의 신호를 출력한다.
그러므로 제2도와 같은 위상 지연이 발생 하였을때에는 상기 3상태 버퍼(10g)만이 상기 앤드게이트(10e)로 부터 출력되는 위상 지연 펄스에 의해 인에이블되어 "온/오프" 스위칭됨으로써 상기 위상 지연펄스가 "하이"인 T1구간 동안 "온"되어 입력되는 접지전압을 저항(R1)으로 출력하고, 위상 지연 펄스가 "로우"인 T2구간 동안은 하이임피던스 (high-impedance)로 되어 접지전압의 출력을 차단한다.
그리고, 제3도와 같은 위상 리드가 발생하였을때에는 상기 3상태 버퍼(10h)만이 상기 앤드 게이트(10f)로 부터 출력되는 위상 리드 펄스에 의해 인에이블되어 "온/오프" 스위칭됨으로써 상기 위상 리드 펄스가 "하이"인 T1 구간 동안 "온"되어입력되는 전원전압(Vcc)을 저항(R1)으로 출력하고, 위상 리드 펄스가 "로우"인 T2구간 동안은 하이임피던스 (high-impedance)로 되어 상기 출력되는 접지전압의 출력을 차단한다.
따라서 상기 3상태 버퍼(10g-10h) 각각은 위상 지연 혹은 위상 리드의 판별상태에 따라 접지전압 혹은 전원 전압(Vcc)을 위상 지연된 시간 혹은 위상 리드된 시간 만큼 저항(R1)을 통해 비교기(10i)로 출력한다. 즉 D플립플롭(10a)로 부터 출력되는 제1위상판별신호와 제2위상판별신호의 레벨 상태에 따라 앤드 게이트(10e)와 (10f)로 부터 각각 출려되는 위상 지연 펄스와 위상 펄스에 의해 위상이 지연된 시간 혹은 위상이 앞선 시간 동안 접지전압과 전원전압을 비교기(10i)로 출력한다.
이때 상기 비교기(10i)을 통하여 입력되는 전압레벨을 미리 설정된 기준전압(Ref)과 비교하여 그차에 해당하는 전압레벨의 신호를 루프 필터부(20)로 출력한다. 여기서 상기 비교기(10i)에 접속된 저항(R1~R2) 및 캐패시터(C1, C2)는 차이지펌프(Charge pump)의 기능을 가지며 이것은 두쌍의 지연 및 리드를 판별하고 따로따로 출력을 얻었으나 그대로 직류(DC) 레벨로 변환하는 것은 곤란하기 때문이며 1차적인 저역 필터로써 작용하게 된다.
상기 비교기(10i)의 출력은 저항(R3) 및 캐패시터(C3)로 구성된 적분회로에 의해 저역필터링되어 직류화되며, 이는 저항(R4)에 의해 소정의 레벨로 제한되어 전압 제어 발진부(30)로 입력된다.
이때 상기 전압 제어 발진부(30)는 상기 루프 필터부(20)로 부터 출력되는 직류전압에 의해 제어됨으로써 상기 루프 필터부(20)로 부터 출력되는 전압에 대응된 구형파 신호를 발진하며, 이의 동작에 의해 내부의 구형파 신호에 동기된 구형파 신호를 상기 전압 제어 발진부(30)로 부터 얻을 수 있다.
상술한 바와 같이 본 고안은 디지탈 위상 동기 회로에서 외부로부터 입력된 구형파 신호와 내부의 구형파 신호의 위상 리드와 위상 지연 상관 관계에 따른 위상차를 정확하게 검출하여 외부 클럭을 내부 클럭에 신속 정확히 동기 시키므로서 속도 응답 특성이 빠른 디지탈 위상 동기 회로를 구현할 수 있다.

Claims (4)

  1. 발진 제어 전압의 레벨에 대응한 주파수의 클럭을 발진하여 출력하는 전압 제어 발진부(30)를 구비하여 외부로 부터 입력되는 클럭신호를 내부에서 발생되는 내부의 클럭에 동기하여 출력하는 디지탈 위상 동기 회로에 있어서, 외부로부터 입력되는 클럭를 상기 내부의 클럭으로 클럭킹하여 위상 지연 혹은 위상 리드의 상태를 각각 나타내는 제, 제2 위상판별신호를 출력하는 위상 판별 수단(10a)과, 상기 외부로부터 입력되는 클럭과 내부 클럭의 위상의 비교하여 상기 두 구형파 신호의 위상차에 대응한 위상차 신호를 출하고, 상기 검출된 위상차 신호에 의해 상기 외부로부터 입력된 클럭과 상기 내부의 클럭을 각각 게이팅하여 위상 지연 펄스와 위상 리드 펄스를 각각 발생하는 위상차 발생회로(12)와, 상기 위상 판별 수단으로 부터 출력되는 제1위상판별 신호 및 제2위상판별신호에 각각 응답하여 상기 위상 지연 펄스와 위상 리드 펄스를 각각 게이팅 출력하는 위상 지연 펄스 게이트(10e) 및 위상 리드 펄스 게이트(10f)와, 접지전압과 전원전압을 입력하며, 상기 위상지연 펄스 게이트로 부터 출력되는 위상 지연 펄스에 응답 스위칭하여 접지전압을 출력하고, 상기 위상 리드펄스에 응답 스위칭하여 상기 전원전압을 출력하는 판별 위상 전압 출력부(14)와, 소정 레벨의 기준전압(Ref)이 설정되어 있으며, 상기 판별 위상 전압 출력부(14)로 부터 출려되는 전압을 상기 기준전압(Ref)와 비교하여 그 비교차 전압을 제어신호로 고속 출력하는 차아지 펌프회로(16)와, 상기 차아지 펌프회로(16)로 부터 출력되는 제어신호를 저역 필터링하여 발진 제어전압을 상기 전압 제어 발진부(30)로 출력하는 루프 필터부(20)로 구성함을 특징으로 하는 디지탈 위상 동기 회로.
  2. 제1항에 있어서, 상기 루프 필터부(20)는, 상기 차이지 펌프회로(16)의 출력단자와 접지전압 사이에 직렬 접속되어 상기 차이지 펌프회로(16)로 부터 출력되는 제어신호를 저역필터링하여 직류화하는 저항(R3) 및 캐패시터(C3)와, 상기 저항(R3)과 상시전아 제어 발진부(30)의 사이에 접속되어 상기 직류화된 제어신호의 레벨을 소정 제한하여 상기 전압 제어 발진부(30)로 공급하는 저항(R4)으로 구성함을 특징으로 하는 디지탈 위상 동기 회로.
  3. 제1항에 있어서, 상기 위상차 발생회로(12)는, 외부로부터 입력되는 클럭과 내부 클럭을 배타적 논리합하여 상기 두 클럭의 위상차에 대응한 위상차 신호를 검출하는 배타적 논리합 게이트(10b)와, 상기 배타적 논리합 게이트(10b)로 부터 출력되는 위상차 신호를 일측 단자로 각각 공통 입력하며 상기 외부로 부터 입력되는 클럭과 내부의 클럭을 타측으로 각각 입력하여 위상 지연 펄스와 위상 리드 펄스를 각각 발생하는 앤드 게이트(10c, 10d)로 구성함을 특징으로 하는 디지탈 위상 동기 회로.
  4. 제2항에 있어서, 상기 위상 판별 수단(10a)은, 외부로부터 입력되는 클럭를 지연단자(D)로 입력하고, 상기 내부의 클럭을 클럭단자로 입력하여 상기 내부의 클럭으로 상기 외부로부터 입력되는 클럭을 클럭킹하여 출력단자(Q)와 ()로 위상 지연과 위상 리드의 상태를 각각 나타내는 제1, 제2위상판별신호를 출력하는 D플립플롭임을 특징으로 하는 디지탈 위상 동기 회로.
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